以太网口差分电平_逻辑电平之常见差分逻辑电平（4）

本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

1、LVDS电平

LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片，它的传输机制是把TTL逻辑电平转换成低电压差分信号，以便于高速传输。与传统的ECL逻辑相比，它采用CMOS工艺，它的电压摆幅更低，只有400mV，ECL为800mV，动态功耗更小，(输出电流3~5mA)只有ECL电路的1/7(相同的数据传输量)，低EMI，价格更低，因而具有很大的优势，从97-98年首先在欧洲开始得到应用。

ANSI/TIA/EIA-644是由TR30.2制定的，这个标准定义了收发器的输入输出阻抗，但是这仅仅是一个电气特性标准。其并不包括功能性和协议规格，完全是应用独立的。

ANSI/TIA/EIA-644打算通过使用别的协议来完善整个接口功能。这使的这个标准在很多方面便于实现。在标准中推荐的最大操作速率是655Mbps，理论最大使用速率是1.923Gbps。传输速率与使用的介质损耗有关。这个标准同时也说明了最低的介质要求、接收端的fail-safe电路、多路操作等。

IEEE 1596.3 SCI-LVDS被定义为SCI的一个子集，在IEEE 1596.3中有详细说明。SCI-LVDS说明了应用于高速/低功耗物理接口的电气规范，同时也定义了用于SCI数据传输的包交换的编码格式。SCI-LVDS在特定的条件下也支持高速的RAMLINK传输。

SCI-LVDS同TIA除了在一些电气要求和负载条件有差别，在别的方面十分相似。两个标准支持相似的驱动输出电平，接收门限电平，数据传输速率。在两个标准中TIA的应用更为普遍，同时TIA也支持多负载情况。

其中发送端是一个约为3.5mA的电流源，产生的3.5mA的电流通过差分线的其中一路到接收端。接收端输入阻抗很高(对于直流表现为高阻)，因此驱动器输出的大部分电流通过接收端的100欧姆的匹配电阻产生350mA的电压(100欧姆端接电阻有两个作用：一是用于实现电流向电压的转化，二是用于实现阻抗匹配)，同时电流经过差分线的另一条流回发送端。当发送端进行状态变化时它通过改变流经电阻的电流的方向产生有效的‘0’和‘1’态。

LVDS的主要特性如下：

低摆幅：约为350mV，低电流驱动模式意味着可以实现高速传输，ANSI/TIA/EIA-644标准中推荐的最大操作速率是655Mbps，理论最大使用速率是1.923Gbps。

低功耗：恒流源电流驱动，把输出电流限制到约3.5mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。

具有相对较慢的边沿速率(dV/dt约为0.3V/0.3ns，即1V/ns)，同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时具有较强的抗干扰能力。

LVDS的应用模式主要有以下四种：

单向点对点。

双向点对点，通过一对双绞线实现双向的半双工通信，可以由标准的LVDS驱动器和接收器构成，但更好的办法是采用总线LVDS驱动，即BLVDS，是为总线两端都接负载设计的。

多分支形式，即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以采用该种形式。