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FPGA
sam-X
这个作者很懒,什么都没留下…
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集电极开路、漏极开路、上拉电阻、下拉电阻等接口相关基本概念
1.1.1 接口相关电路及概念1. 集电极开路输出在电路中常会遇到漏极开路(Open Drain)和集电极开路(Open Collector)两种情形。漏极开路电路概念中提到的“漏”是指 MOSFET的漏极。同理,集电极开路电路中的“集”就是指三极管的集电极。在数字电路中,分别简称OD门和OC门。典型的集电极开路电路如图所示。电路中右侧的三极管集电极什么都不接,所以叫做集电极开路,转载 2014-07-20 00:04:23 · 1496 阅读 · 0 评论 -
FPGA的中值滤波器实现
中值滤波是图像处理中的基础算法,用于平滑图像,特别是消除椒盐噪声,对于点状噪声和干扰脉冲有比较好的效果。原创 2016-04-13 19:32:47 · 7550 阅读 · 2 评论 -
并行计算加速比
并行计算的加速比计算原创 2016-05-30 00:40:34 · 32734 阅读 · 0 评论 -
Quartus中的时序约束
时序分析基础 时序分析类型三种路径类型 1.时钟路径 2.数据路径 3.异步路径(这里的异步路径指寄存器的异步控制信号,如复位和置位信号路径)原创 2015-03-27 16:50:11 · 27894 阅读 · 2 评论 -
SDRAM控制器设计
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Quartus中的unused pin设置
1翻译 2014-11-23 19:21:14 · 7005 阅读 · 1 评论 -
ALtera中FPGA器件型号含义
转载 2014-11-29 11:58:42 · 3979 阅读 · 0 评论 -
Verilog状态机详谈
时序电路的状态是一个状态变量集合,这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码,建议分为三个always段完成。这是为什么呢?设计FSM的方法和技巧多种多样,但是总结起来有两大类:第一种,将状态转移和状态的操作和判断等写到一个模块(process、block)中。另一种是将状态转移单独写成一个模块,将状态的操转载 2014-11-21 00:32:40 · 4105 阅读 · 0 评论 -
verilog中条件分支语句的综合问题
条件结构在·原创 2014-10-24 19:30:39 · 12308 阅读 · 1 评论 -
Verilog的I2C实现
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加法器的硬件实现
半加器、全加器、行波加法器、超前加法器原创 2016-12-11 20:36:01 · 4780 阅读 · 0 评论