FPGA
时光-易逝
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vivado综合后仿失败
首先确认下tb文件里面timescale是否设置正确,输入时钟需要在DUT的正常工作范围,其次如果没有timescale设置的话那么默认是以ps为单位的,需要注意。综合后与行为仿真有时有一些区别,综合后的网表会多一些iobuf等。仿真时间是否足够长,可以适当增加仿真时间看看。原创 2022-09-09 14:26:39 · 1448 阅读 · 1 评论 -
xilinx xdc 约束及时序收敛分析
记录vivado在时钟约束上的注意点及方法:无效主时钟:ug906 page283。原创 2022-08-31 19:52:08 · 805 阅读 · 0 评论 -
xilinx ip xdc修改
大概有4种方法可以修改xilinx ip xdc,本文主要指gt相关的位置约束(一般来说xilinx ip默认生成的pcie gt lane序和Verilog top Port的索引下标是反的)以上tcl是打开综合后的网表,Layout->IO Planning手动调整需要的pin位置信息后自动生成的。对于ip通常xilinx是不允许(也不建议)用户修改的,默认都是xdc都是read only的状态。4,ip配置时直接将LOC约束disable(此方法最优)但打开综合后的网表看着结果好像是对的!...原创 2022-08-31 19:52:37 · 1427 阅读 · 0 评论 -
Vivado网表合并
Vivado网表合并原创 2022-08-16 11:25:13 · 601 阅读 · 0 评论 -
Vivado 综合后工程
Vivado 综合后工程原创 2022-08-16 11:25:10 · 2103 阅读 · 0 评论 -
linux pcie基本操作
linux pcie基本操作原创 2022-08-16 11:25:36 · 1079 阅读 · 0 评论 -
xlinx pcie xvc
复位和唤醒输出也是可选的,xlinxip没有唤醒,复位的可以接到用户复位,方便手动复位。除了时钟和serdes信号,还需要注意B1(PERST#)/C2(WAKE#)。时钟方案选择随路时钟方案,SSC选项并不太好设置,有时候在BIOS里面找不到。1,准备一张pcie扩展卡、一根连接线用于PC到FPGA原型设备连接。有了定义就可以和FPGA测做管脚绑定了。未完待续..........PCIE引脚定义需要在。...原创 2022-07-21 20:12:02 · 2245 阅读 · 0 评论 -
ddr4测试-2
vivado ddr ip使用记录原创 2022-06-24 19:17:52 · 2939 阅读 · 4 评论 -
vivado dcp生成
dcp与edif比较:dcp主要有两个优点:第一个不需要手动生成stub文件,dcp是一个 压缩包里面包含所有文件。第二个不需要xdc,尤其对于使用ip的设计。同时还可以使用加密功能。不同阶段产生的dcp也不相同:1,自动综合后生成的dcp,该dcp一般比较小,实际缺少了ip相关的数据并未打包到一起;2,打开综合后的工程,手动生成,这种方式生成的dcp是比较全的,用于交付使用。手动指定通过-cell参数生成的dcp一般也会缺少文件,通常可以直接将需要的模块设置为top,综合后再直接生成。在生成dcp时一般会原创 2022-05-31 21:30:30 · 3278 阅读 · 0 评论 -
zynq-1
https://www.youtube.com/watch?v=Vs0h0kue7p4&list=PL4D6H9w4Ihdp0YRExoQXfbVMRL1GgEPCm原创 2022-05-05 09:52:18 · 214 阅读 · 0 评论 -
SystemC
https://www.youtube.com/watch?v=NCFxBGLB5xs&list=PLcvQHr8v8MQLj9tCYyOw44X1PLisEsX-Jhttps://www.youtube.com/watch?v=NCFxBGLB5xs&list=PLcvQHr8v8MQLj9tCYyOw44X1PLisEsX-JStratus High-Level Synthesis https://www.cadence.com/en_US/home/tools/digital-desi原创 2022-05-05 08:24:53 · 435 阅读 · 0 评论 -
xilinx gt ip 位置约束
覆盖xilinx ip自动生成位置约束最好的办法不是disable掉ip的位置xdc,而是使用优先级更高的约束去自动覆盖:(位置约束覆盖这个概念在xdc尤其对于gt的ip是非常有效的)如果使用具体的pin脚位代LOC命令那么,怎么快速找到对应的位置呢?一种方法可以使用get_package_pins命令通过PIN_FUNC来查找,因为PIN_FUNC是有规律的:在配合tcl脚本可以简化需要的约束描述。 在log查看执行结果:第二种方法就是打开手动disable..原创 2022-04-28 15:38:27 · 2211 阅读 · 0 评论 -
vivado工程打包
一般使用自带archive功能进行归档,但是归档的工程路径较乱,不能将源文件和工程进行明显的分析。一种比较常用的方法就是使用tcl脚本:现在已经有了生成的语法模板,需要在修改下自己需要的新工程名称,并去掉一些不需要的功能使得看上去尽可能简洁明了:下面是一份来自vivado_riscv工程的参考:vivado-risc-v/vivado.tcl at master · timewh/vivado-risc-v · GitHub# If there is no project opened, cr原创 2022-04-27 21:37:18 · 3085 阅读 · 0 评论 -
vivado ip打包归档
一般来说,要保存vivado工程使用的ip只需要xci文档即可。但xci文档不仅仅是包含对应ip的配置信息,同样记录了一些path路径,以及ip核的属性(core container/ooc等)使能core container后,将会以xcix方式保存ip核信息,是一个压缩包,比xci大很多,xci只是一个文本。个人感觉core container功能不太使用,不方便查看ip生成的源码,有时候还导致工程异常(文件找不到):由于xci里面的路径属性,因此在归档项目时不能直接将xci拷.原创 2022-04-27 20:38:11 · 2237 阅读 · 0 评论 -
axi width convert
axi width convert原创 2022-03-31 11:56:11 · 2258 阅读 · 0 评论 -
zynq中断
zynq中断原创 2022-03-31 11:38:58 · 729 阅读 · 0 评论 -
Xilinx FPGA 支持双通道DDR
双channel对应于两个DDR MC控制器,既然是双channel,那么两个channel之间必然要做数据同步,组合成更高位宽的DDR。因此对于多die器件,在布局上首先要保证两个channel处于同一个SLR。原创 2021-10-24 16:41:11 · 1243 阅读 · 0 评论 -
DDR MC DFI PHY
DFI协议:DDR PHY Interface (DFI)About DFI - DFI - ddr-phy.orgIntroductionThe memory controller logic and PHY interface represent the two primary design elements in DDR memory systems, which are used in virtually all ele…http://www.ddr-phy.org/page/about-dfi原创 2021-10-24 16:40:07 · 5055 阅读 · 0 评论 -
Arria10 SX SOC 开发
0、概述1、引脚,配置(1)HPS专用引脚/HPS共享引脚(2)内存引脚:设置:2、时钟、复位以及地址分配3、FPGA与HPS之间通信4、启动boot5、开发基本流程参考连接:intel:https://www.intel.cn/content/www/cn/zh/programmable/documentation/sfo1410070178831.htmlh...原创 2021-08-14 09:15:55 · 770 阅读 · 0 评论 -
ISE14.7工程移植到VIVADO
Vivado是Xilinx继ISE之后的FPGA开发环境,但是两者的工程存在较大差异,并不能直接转换。这里主要参考Xilnx手册UG911 (v2018.2) June 6, 2018做相关整理及记录。其中原工程中PL部分的源文件自然可以直接导入,主要问题难点在PS部分:0、工程导入:这个功能只能导入一部分文件1、导入zynq soc首先新建一个空白block design,添加zynq soc,如下图执行XPS导入:有些参数还需要自己手动比对添加:...原创 2021-08-13 21:16:34 · 4488 阅读 · 1 评论 -
PCIe-(3)
PCIe复位:http://blog.chinaaet.com/justlxy/p/5100057844LTSSM状态:https://blog.csdn.net/zhuzongpeng/article/details/78995340PCIe SWITCH芯片:https://docs.broadcom.com/doc/12351856其它参考:https://indico.cern.ch/event/121654/attachments/68430/...原创 2021-08-02 15:33:09 · 177 阅读 · 0 评论 -
MESI协议
参考:https://opencores.org/projects/mesi_ischttps://www.cnblogs.com/yanlong300/p/8986041.htmlhttps://www.scss.tcd.ie/Jeremy.Jones/VivioJS/caches/ALL%20protocols.htmcache:https://blog.csdn.net/21cnbao/article/details/118561251lstopoL2cache为ML.原创 2021-07-18 12:16:39 · 193 阅读 · 0 评论 -
计算机系统结构
https://blog.csdn.net/ZoeyyeoZ/article/details/51804647?locationNum=13https://blog.csdn.net/weixin_39782709/article/details/111348527原创 2021-07-18 12:15:44 · 102 阅读 · 0 评论 -
verdi/vcs安装
以网上2016.06为参考:eda工具版本较老,界面不是很友好以普通用户运行 ./setup.sh (安装脚本),进入GUI界面,依次,start->next(保留默认值)->选择安装软件目录:选择临时解压目录:(选择根目录建一个/tmp即可)一路next,选择64:选择软件安装目录:安装完成后,继续安装verdi:同样的,一路next,选择64安装lisence管理工具:安装完成。lmg...原创 2021-07-18 12:12:54 · 625 阅读 · 0 评论 -
Xilinx FPGA配置和调试 XVC
xilinx官方usb接口的驱动是保密的(否则可以通过自制的jtag驱动对usb jtag dll进行无缝替换,比如CAN Pro 软件),也只有xilinx 授权的设备才可以被xilinx的vivado软件识别(如参考链接1中提到);他人若想自制xilinx usb cable下载+调试器,在不授权的情况下只能盗版正版的lisence(如参考链接2所提,类似的做法有常用的cy68013 usb逻辑分析器);如果仅仅实现下载功能,根据xilinx的手册有详细描述,是完全可以自己实现的,但是我们更需要调试原创 2021-07-18 12:08:17 · 4707 阅读 · 0 评论 -
AMBA总线
https://github.com/timewh/amba/blob/main/Comparing_AHB_to_AXI_Bus.pdf原创 2021-06-24 20:22:56 · 253 阅读 · 0 评论 -
DFT(Design for testability)
https://github.com/timewh/DFT/blob/main/System-on-Chip%20Test%20Architecture.pdf原创 2021-06-24 20:22:22 · 250 阅读 · 0 评论 -
开源SoC整理
1、https://docs.opentitan.org/2、rocket-riscv3、optimsoc (openrisc)4、西部数据开源riscvhttps://github.com/chipsalliance/Cores-SweRV西数SweRV是一种32位顺序执行架构,双路超标量设计,9级流水线,支持SMT同步多线程第一个版本Swe Core EH1采用台积电28nm工艺制造,运行频率高达1.8GHz,模拟性能可达4.9 CoreMark/MHz,略高于ARM A15。原创 2021-06-24 20:20:45 · 2258 阅读 · 0 评论 -
NoC片上网络
片上网络:一般采用2D mesh拓扑,其核心为路由算法/流控机制,路由一般使用固定XY或虫孔算法,目前比较好的NoC开源参考工程为:LisNoChttp://www.lisnoc.org/flowcontrol.htmlARM官方也有一些NoC应用:CoreLink NI-700 Network-on-Chip Interconnect Technical Reference Manualhttps://developer.arm.com/documentation/101566/l原创 2021-06-24 20:20:13 · 2235 阅读 · 0 评论 -
Xilinx Jtag Access/svf文件/BSCANE2
可以在vivado安装bin目录使用xsdb.bat或xsct.bat调出命令行控制界面:【除了使用官方的usb-jtag接口,还可以使用open ocd的接口开发(不过,openocd可能不支持xilinx-jtag-cable,像FTDI芯片都是可以支持的)】 jtag access提供了原生的jtag接口数据访问,通过primitive BSCANE2,即可访问fpga内部的自定义jtag tap,实现数据读写功能。#List all targets.jtag targets#L..原创 2021-06-24 20:19:48 · 3706 阅读 · 0 评论 -
sdc时序约束
//原创 2021-06-17 09:31:10 · 593 阅读 · 0 评论 -
bsdl,atpg
https://baike.baidu.com/item/BSDL/1134337?fr=aladdin原创 2021-05-28 09:30:09 · 1096 阅读 · 0 评论 -
verilog-pcie
https://github.com/alexforencich/verilog-pcie原创 2021-05-27 20:07:39 · 1359 阅读 · 0 评论 -
IOB
https://forums.xilinx.com/t5/Versal-and-UltraScale/How-to-use-ODDRE1-with-TriStateControl-at-HighDensity-I-O/td-p/915814原创 2021-05-22 13:46:19 · 233 阅读 · 0 评论 -
vivado chipscope
错误记录:https://www.xilinx.com/support/answers/72974.htmlhttps://forums.xilinx.com/t5/Implementation/DRC-AVAL-245-Independent-clock-check-The-RAMB36E2-cell/td-p/1215775set_property SEVERITY {Warning} [get_drc_checks AVAL-244]set_property S..原创 2021-05-19 20:58:45 · 2102 阅读 · 0 评论 -
XILINX FPGA时序参数
参考:ds893原创 2021-05-18 21:19:52 · 280 阅读 · 0 评论 -
readmemh函数
ram仿真数据初始化:原创 2021-05-17 20:24:51 · 3387 阅读 · 0 评论 -
STA静态时序分析
1、标准单元库2、STA环境: PrimeTime (1)定义时钟:建立时钟:create_clock时钟不确定性:set_clock_uncertainty时钟偏差skew和抖动jitter:时钟网络延时latency:生成时钟:generated clock(2)输入输出路径约束DRC:设计规则检查虚拟时钟:virtual clocks精炼时...原创 2021-05-16 18:01:08 · 577 阅读 · 0 评论 -
Verilog AXI Components
http://www.alexforencich.com/wiki/en/verilog/axi/start原创 2021-05-14 19:14:06 · 2375 阅读 · 1 评论 -
FT60x
www.ftdichip.com/Support/SoftwareExamples/FT60X.htm原创 2021-05-14 19:13:03 · 259 阅读 · 0 评论