Vivado
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时光-易逝
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microblaze仿真
UVM_VERDI_TRACE 这里是记录 UVM中 register,component 的波形。最后多次尝试发现,是由于vivado生产的编译脚本是分段编译的,也就是说这个重复冲突的文件在多个vlogan命令里被独立包含了,而又都编译到了同一个lib库中,于是手动修改compile.sh文件,将文件合并编译后该问题解决。用verdi调试时虽然可以单步执行,但是task中的局部变量一般都不可读取,造成调试困难。怀疑可能使用的vcs版本有bug,换了一个更高版本的vcs结果是一样的。原创 2023-12-08 18:00:33 · 641 阅读 · 0 评论 -
vivado $clog2函数
有一种说法时clog在仿真中以2为对数,而在综合时以e为对数。(暂时认为是一种错误的看法,如果这样那对vivado来说将是非常严重的错误)对于.v文件在vivado中是不支持,但是可以修改为.sv或更改文件属性使用sytemverilog来支持。原创 2023-12-08 18:00:24 · 868 阅读 · 0 评论 -
vivado综合后仿失败
首先确认下tb文件里面timescale是否设置正确,输入时钟需要在DUT的正常工作范围,其次如果没有timescale设置的话那么默认是以ps为单位的,需要注意。综合后与行为仿真有时有一些区别,综合后的网表会多一些iobuf等。仿真时间是否足够长,可以适当增加仿真时间看看。原创 2022-09-09 14:26:39 · 1393 阅读 · 1 评论 -
xilinx xdc 约束及时序收敛分析
记录vivado在时钟约束上的注意点及方法:无效主时钟:ug906 page283。原创 2022-08-31 19:52:08 · 785 阅读 · 0 评论 -
xilinx ip xdc修改
大概有4种方法可以修改xilinx ip xdc,本文主要指gt相关的位置约束(一般来说xilinx ip默认生成的pcie gt lane序和Verilog top Port的索引下标是反的)以上tcl是打开综合后的网表,Layout->IO Planning手动调整需要的pin位置信息后自动生成的。对于ip通常xilinx是不允许(也不建议)用户修改的,默认都是xdc都是read only的状态。4,ip配置时直接将LOC约束disable(此方法最优)但打开综合后的网表看着结果好像是对的!...原创 2022-08-31 19:52:37 · 1386 阅读 · 0 评论 -
Vivado网表合并
Vivado网表合并原创 2022-08-16 11:25:13 · 573 阅读 · 0 评论 -
Vivado 综合后工程
Vivado 综合后工程原创 2022-08-16 11:25:10 · 2061 阅读 · 0 评论 -
linux pcie基本操作
linux pcie基本操作原创 2022-08-16 11:25:36 · 1049 阅读 · 0 评论 -
xlinx pcie xvc
复位和唤醒输出也是可选的,xlinxip没有唤醒,复位的可以接到用户复位,方便手动复位。除了时钟和serdes信号,还需要注意B1(PERST#)/C2(WAKE#)。时钟方案选择随路时钟方案,SSC选项并不太好设置,有时候在BIOS里面找不到。1,准备一张pcie扩展卡、一根连接线用于PC到FPGA原型设备连接。有了定义就可以和FPGA测做管脚绑定了。未完待续..........PCIE引脚定义需要在。...原创 2022-07-21 20:12:02 · 2213 阅读 · 0 评论 -
ddr4测试-2
vivado ddr ip使用记录原创 2022-06-24 19:17:52 · 2750 阅读 · 4 评论 -
vivado dcp生成
dcp与edif比较:dcp主要有两个优点:第一个不需要手动生成stub文件,dcp是一个 压缩包里面包含所有文件。第二个不需要xdc,尤其对于使用ip的设计。同时还可以使用加密功能。不同阶段产生的dcp也不相同:1,自动综合后生成的dcp,该dcp一般比较小,实际缺少了ip相关的数据并未打包到一起;2,打开综合后的工程,手动生成,这种方式生成的dcp是比较全的,用于交付使用。手动指定通过-cell参数生成的dcp一般也会缺少文件,通常可以直接将需要的模块设置为top,综合后再直接生成。在生成dcp时一般会原创 2022-05-31 21:30:30 · 3189 阅读 · 0 评论 -
zynq-1
https://www.youtube.com/watch?v=Vs0h0kue7p4&list=PL4D6H9w4Ihdp0YRExoQXfbVMRL1GgEPCm原创 2022-05-05 09:52:18 · 202 阅读 · 0 评论 -
vivado filemgmt 20-2001
这个问题可能和vivado的打开路径有关,最好在工程路径下的shell中打开vivado在选择当前工程,实测我遇到这个现象就是这个问题:换到当前工程目录后:vivado在打开的位置都会生成一些log/jou文件等参考:Xilinx Customer Community...原创 2022-04-28 16:53:19 · 1126 阅读 · 0 评论 -
xilinx gt ip 位置约束
覆盖xilinx ip自动生成位置约束最好的办法不是disable掉ip的位置xdc,而是使用优先级更高的约束去自动覆盖:(位置约束覆盖这个概念在xdc尤其对于gt的ip是非常有效的)如果使用具体的pin脚位代LOC命令那么,怎么快速找到对应的位置呢?一种方法可以使用get_package_pins命令通过PIN_FUNC来查找,因为PIN_FUNC是有规律的:在配合tcl脚本可以简化需要的约束描述。 在log查看执行结果:第二种方法就是打开手动disable..原创 2022-04-28 15:38:27 · 2083 阅读 · 0 评论 -
vivado工程打包
一般使用自带archive功能进行归档,但是归档的工程路径较乱,不能将源文件和工程进行明显的分析。一种比较常用的方法就是使用tcl脚本:现在已经有了生成的语法模板,需要在修改下自己需要的新工程名称,并去掉一些不需要的功能使得看上去尽可能简洁明了:下面是一份来自vivado_riscv工程的参考:vivado-risc-v/vivado.tcl at master · timewh/vivado-risc-v · GitHub# If there is no project opened, cr原创 2022-04-27 21:37:18 · 2983 阅读 · 0 评论 -
vivado ip打包归档
一般来说,要保存vivado工程使用的ip只需要xci文档即可。但xci文档不仅仅是包含对应ip的配置信息,同样记录了一些path路径,以及ip核的属性(core container/ooc等)使能core container后,将会以xcix方式保存ip核信息,是一个压缩包,比xci大很多,xci只是一个文本。个人感觉core container功能不太使用,不方便查看ip生成的源码,有时候还导致工程异常(文件找不到):由于xci里面的路径属性,因此在归档项目时不能直接将xci拷.原创 2022-04-27 20:38:11 · 2144 阅读 · 0 评论 -
axi width convert
axi width convert原创 2022-03-31 11:56:11 · 2152 阅读 · 0 评论 -
ISE14.7工程移植到VIVADO
Vivado是Xilinx继ISE之后的FPGA开发环境,但是两者的工程存在较大差异,并不能直接转换。这里主要参考Xilnx手册UG911 (v2018.2) June 6, 2018做相关整理及记录。其中原工程中PL部分的源文件自然可以直接导入,主要问题难点在PS部分:0、工程导入:这个功能只能导入一部分文件1、导入zynq soc首先新建一个空白block design,添加zynq soc,如下图执行XPS导入:有些参数还需要自己手动比对添加:...原创 2021-08-13 21:16:34 · 4368 阅读 · 1 评论 -
Xilinx FPGA配置和调试 XVC
xilinx官方usb接口的驱动是保密的(否则可以通过自制的jtag驱动对usb jtag dll进行无缝替换,比如CAN Pro 软件),也只有xilinx 授权的设备才可以被xilinx的vivado软件识别(如参考链接1中提到);他人若想自制xilinx usb cable下载+调试器,在不授权的情况下只能盗版正版的lisence(如参考链接2所提,类似的做法有常用的cy68013 usb逻辑分析器);如果仅仅实现下载功能,根据xilinx的手册有详细描述,是完全可以自己实现的,但是我们更需要调试原创 2021-07-18 12:08:17 · 4535 阅读 · 0 评论 -
NoC片上网络
片上网络:一般采用2D mesh拓扑,其核心为路由算法/流控机制,路由一般使用固定XY或虫孔算法,目前比较好的NoC开源参考工程为:LisNoChttp://www.lisnoc.org/flowcontrol.htmlARM官方也有一些NoC应用:CoreLink NI-700 Network-on-Chip Interconnect Technical Reference Manualhttps://developer.arm.com/documentation/101566/l原创 2021-06-24 20:20:13 · 2201 阅读 · 0 评论 -
Xilinx Jtag Access/svf文件/BSCANE2
可以在vivado安装bin目录使用xsdb.bat或xsct.bat调出命令行控制界面:【除了使用官方的usb-jtag接口,还可以使用open ocd的接口开发(不过,openocd可能不支持xilinx-jtag-cable,像FTDI芯片都是可以支持的)】 jtag access提供了原生的jtag接口数据访问,通过primitive BSCANE2,即可访问fpga内部的自定义jtag tap,实现数据读写功能。#List all targets.jtag targets#L..原创 2021-06-24 20:19:48 · 3636 阅读 · 0 评论 -
vivado模块封装ip/edf
//原创 2021-06-13 09:59:21 · 3522 阅读 · 2 评论 -
verilog-pcie
https://github.com/alexforencich/verilog-pcie原创 2021-05-27 20:07:39 · 1338 阅读 · 0 评论 -
vivado使能特殊器件
(1) 当需要开发特殊器件时需要对在对应目录(example:2019.2/sctipts/)增加使能脚本Vivado_init.tcl:(2)其次在lisence这块你需要有对应器件的权限,并已经对当前需要的器件库进行了更新:更新器件库:确认lisence权限:...原创 2021-05-27 09:27:52 · 618 阅读 · 0 评论 -
xilinx jtag 驱动
当jtag接入FPGA,一扫苗则配置文件丢失:有时此问题可能和驱动有关,尤其是电脑安装了多个vivado版本:手动安装的路径如下:现在设备管理器中将原先的驱动卸载干净,再手动安装需要的版本,进行尝试:一般还是老版本驱动好用些:...原创 2021-05-27 09:27:36 · 4055 阅读 · 0 评论 -
IOB
https://forums.xilinx.com/t5/Versal-and-UltraScale/How-to-use-ODDRE1-with-TriStateControl-at-HighDensity-I-O/td-p/915814原创 2021-05-22 13:46:19 · 227 阅读 · 0 评论 -
vivado chipscope
错误记录:https://www.xilinx.com/support/answers/72974.htmlhttps://forums.xilinx.com/t5/Implementation/DRC-AVAL-245-Independent-clock-check-The-RAMB36E2-cell/td-p/1215775set_property SEVERITY {Warning} [get_drc_checks AVAL-244]set_property S..原创 2021-05-19 20:58:45 · 2047 阅读 · 0 评论 -
STA静态时序分析
1、标准单元库2、STA环境: PrimeTime (1)定义时钟:建立时钟:create_clock时钟不确定性:set_clock_uncertainty时钟偏差skew和抖动jitter:时钟网络延时latency:生成时钟:generated clock(2)输入输出路径约束DRC:设计规则检查虚拟时钟:virtual clocks精炼时...原创 2021-05-16 18:01:08 · 570 阅读 · 0 评论 -
FT60x
www.ftdichip.com/Support/SoftwareExamples/FT60X.htm原创 2021-05-14 19:13:03 · 252 阅读 · 0 评论 -
github:Designing-a-Custom-AXI-Master-using-BFMs
AXI-Master设计及验证:https://github.com/timewh/Designing-a-Custom-AXI-Master-using-BFMshttps://github.com/timewh/Designing-a-Custom-AXI-Master-using-BFMs/blob/master/designing_a_custom_axi_master_rev1.pdfhttps://www.xilinx.com/products/intellectu.原创 2021-05-14 19:11:53 · 285 阅读 · 0 评论 -
xilinx FPGA CONFIGURATION
UG570原创 2021-05-07 09:48:46 · 355 阅读 · 0 评论 -
NG-PON2
Burst-Mode Clock Data Recovery with GTH and GTY Transceivers https://en.wikipedia.org/wiki/NG-PON2Next-Generation Passive Optical Network 2is a 2015 telecommunications network standard for apassive optical network(PON). The standard was de...原创 2021-05-07 09:48:11 · 575 阅读 · 0 评论 -
Xilinx Power Estimator (XPE)
https://www.xilinx.com/products/technology/power/xpe.html原创 2021-05-07 09:47:28 · 2054 阅读 · 0 评论 -
7 series FPGAs the design elements
原创 2021-05-07 09:46:55 · 122 阅读 · 0 评论 -
ug908 Programming and Debugging
原创 2021-05-07 09:46:23 · 265 阅读 · 0 评论 -
xilinx fpga SEM
SEMhttps://www.xilinx.com/video/fpga/seu-integration-test-by-error-injection.htmldata2memICAPUSR_ACCESSE2STARTUPE3FRAME_ECCE3原创 2021-04-24 16:12:40 · 1571 阅读 · 0 评论 -
vivado sata ip (phy)配置
sata原创 2021-02-24 06:04:36 · 2906 阅读 · 1 评论 -
xlinx jtag-axi ip的tcl(全自动)读写脚本
xlinx jtag-axi ip的tcl(全自动)读写脚本:jtag_axi.tclproc ReadReg { Addr } {#puts "Start reading operation"set address [format "0x%08X" $Addr]set len 1create_hw_axi_txn rd_txn [get_hw_axis hw_axi_1] -type read -address $address -len $lenrun_hw_axi [get_hw_ax原创 2020-12-12 10:42:45 · 1930 阅读 · 0 评论 -
ultrascale native io
ultrascale native iohttps://forums.xilinx.com/t5/Versal-and-UltraScale/XAPP1274-Async-RX-problems/td-p/819907https://www.xilinx.com/support/documentation/application_notes/xapp1274-native-high-speed-io-interfaces.pdf原创 2020-11-27 11:25:13 · 162 阅读 · 0 评论 -
xilinx gt ip使用
xilinx gt 说明:TX:RX:1、使用gt的8b/10b编码否则:2、当使用gt例化一个quad的时要注意master所在的lane在外部硬件上一定要确保连接不可悬空,否则导致其它lane连接不稳定:3、PMA层设置:参考:https://www.xilinx.com/support/documentation/user_guides/ug576-ultrascale-gth-transceivers原创 2020-10-13 15:16:12 · 957 阅读 · 0 评论