HDL
时光-易逝
Do You Like,Do Yourself!
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chisel note
使用jupyter/binder(不必专门学习scala语法):https://gke.mybinder.org/https://github.com/freechipsproject/chisel-bootcamp等待几秒后:点击对应的标签就可以一章一章的在线练习了://--------------------------------------------------------------------------------------------------------...原创 2021-07-18 12:11:26 · 127 阅读 · 0 评论 -
bsdl,atpg
https://baike.baidu.com/item/BSDL/1134337?fr=aladdin原创 2021-05-28 09:30:09 · 1095 阅读 · 0 评论 -
IOB
https://forums.xilinx.com/t5/Versal-and-UltraScale/How-to-use-ODDRE1-with-TriStateControl-at-HighDensity-I-O/td-p/915814原创 2021-05-22 13:46:19 · 233 阅读 · 0 评论 -
XILINX FPGA时序参数
参考:ds893原创 2021-05-18 21:19:52 · 280 阅读 · 0 评论 -
readmemh函数
ram仿真数据初始化:原创 2021-05-17 20:24:51 · 3386 阅读 · 0 评论 -
STA静态时序分析
1、标准单元库2、STA环境: PrimeTime (1)定义时钟:建立时钟:create_clock时钟不确定性:set_clock_uncertainty时钟偏差skew和抖动jitter:时钟网络延时latency:生成时钟:generated clock(2)输入输出路径约束DRC:设计规则检查虚拟时钟:virtual clocks精炼时...原创 2021-05-16 18:01:08 · 576 阅读 · 0 评论 -
Verilog AXI Components
http://www.alexforencich.com/wiki/en/verilog/axi/start原创 2021-05-14 19:14:06 · 2367 阅读 · 1 评论 -
Cadence HDL原理图软件使用
HDL栅格设置参考:Capture 和HDL 元件库格式转换:COLOR设置:HDL元件标号需要加$和?:交叉点大小设置在Tools->options->graphics中设置dot的大小,需要删除原来的dot后,重新生成的交叉连接点才是当前的设置值: 删除原来交叉点的方法,ctrl+del,使光标变成十字光标,使交叉点位于十字光标...原创 2020-01-11 07:23:13 · 4199 阅读 · 2 评论