Quartus
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Intel Quartus Cyclone/Arria/Stratix FPGA使用笔记
时光-易逝
Do You Like,Do Yourself!
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Arria10 SX SOC 开发
0、概述1、引脚,配置(1)HPS专用引脚/HPS共享引脚(2)内存引脚:设置:2、时钟、复位以及地址分配3、FPGA与HPS之间通信4、启动boot5、开发基本流程参考连接:intel:https://www.intel.cn/content/www/cn/zh/programmable/documentation/sfo1410070178831.htmlh...原创 2021-08-14 09:15:55 · 769 阅读 · 0 评论 -
Warning (19729): Current CMF data structure hash (0xA2C420AC) is older version than latest CMF data
Warning (19729): Current CMF data structure hash (0xA2C420AC) is older version than latest CMF data structure but still allowable.https://www.intel.com/content/www/us/en/programmable/support/support-resources/knowledge-base/component/2020/warning--19729-原创 2020-09-16 11:57:51 · 159 阅读 · 0 评论 -
Intel 1SG10M
1、型号:https://www.intel.cn/content/dam/altera-www/global/zh_CN/pdfs/literature/hb/stratix-10/s10-overview-ch.pdfThen you can manually modify the DEVICE in QSF file to 1SG10M chip as below.set_global_assignment -name DEVICE 1SG10MHN3F74C2LG_U1or:..原创 2020-09-03 15:13:53 · 445 阅读 · 0 评论 -
Quartus TCL
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug-qpp-scripting.pdfhttps://www.intel.com/content/www/us/en/programmable/documentation/sbv1513989262284.html使用JTAG模式下载到FPGA上quartus_pgm -lquartus_pgm -c USB-Blaster[USB-0]原创 2020-09-11 14:49:31 · 571 阅读 · 0 评论 -
intel/quartus lvds serdes设计 问题总结
从手册中可以了解,只要修改.qsf文件中的顺序就可以调整quartus的生成顺序(优先级)。另外需要注意,高速率低lvds串化因子时时序时难以收敛的,因此优先使用高传化因子8以及tx_coreclk(而inclock的时序裕量比较低)。当使用外部pll时似乎不能勾选CPA会导致fiter报错,去掉CPA选项后,tx端信号会有较大变化,rx端信号接口不变。在生成sof过程中随时查看report信息:...原创 2020-09-10 15:39:53 · 3183 阅读 · 1 评论 -
ModelSim - INTEL FPGA STARTER EDITION
ModelSim - INTEL FPGA STARTER EDITION使用modelsim starter版本进行仿真,提示有错误信息,但无法定位,双击也不弹出错误提示:这时需要确定可能是lisence问题,代码超过了10000行,虽然本身设置并不大,但是加上altera的库之后就有可能出现这个问题。此时我尽量减少例化模块尝试,发现可以仿真成功。具体限制对比如下:https://www.intel.cn/content/www/cn/zh/software/programmable/quart.原创 2020-09-08 10:36:33 · 3381 阅读 · 0 评论 -
UltraScale Architecture PCB DesignUser Guide
https://china.xilinx.com/support/documentation/user_guides/ug583-ultrascale-pcb-design.pdf原创 2020-06-10 14:07:49 · 354 阅读 · 0 评论 -
verilog时序优化
引入pipeline 流水线操作是优化时序的一种方法。竞争冒险:1、任何寄存器的反转都是有时间的,纯组合逻辑必然导致毛刺的产生,组合逻辑的结果中间寄存器作为同步可优化逻辑。参考:FPGA设计高级技巧Xilinx篇...原创 2020-06-06 18:29:10 · 980 阅读 · 0 评论 -
quartus dcfifo操作
双口fifo操作要略微复杂点:一个深度为4的fifo,写满之后它的wrusedw值是多少呢?答案:0一旦fifo写满后继续写操作会有什么影响吗?答案:没有影响,写入无效,不影响原来写入的数据---------------------------------------------------------------------------------------dcfifo的读写时钟是分开的,两端需要同步时钟才可同步:也就是说仅仅把数据写入fifo,而没有提供额外的同步时钟,在读原创 2020-05-20 08:40:24 · 842 阅读 · 0 评论 -
flash芯片测试
flash操作不同于sram,sram类似于在使用ram ip核(quartus/vivado)时生成的模块直接对存储操作,flash操作都是基于控制器的指令来的。flash在编程(写数据)之前是需要对芯片擦除(也就是写1),因为编程操作只能把1变成0,而不能把原本是0的位变成1。 基本的命令:擦除命令/编程命令/读取命令 基本操作格式:命令+[地址]+[数据] //地址和数据是可选的 flash芯片擦除时按扇区来划分的;读取时一般芯片内部有一个buffer...原创 2020-05-20 08:40:06 · 5357 阅读 · 0 评论 -
Quartus Modelsim仿真
最新版的quartus (19以上)好像没有了直接调用modelsim仿真的功能,实际仿真需要手动建立工程执行:关于rtl仿真,一般windows平台用modelsim(一般用于小型工程);而linux平台用synopsys: vcs(编译型仿真器)+dve+(verdi/debug工具),一般大型工程,芯片设计,速度快,企业级用。--------------------------------以quartus+modelsim为例:1、modelsim新建一个仿真工程,添加设计文件:..原创 2020-05-20 08:40:16 · 2291 阅读 · 1 评论 -
xilinx 以太网验证方案简介
说明:基于Microblaze+Lwip+perf建立测试工程验证以太网通信以太网接口:MII/RMII/GMII/RGMII/SGMII(本次主要使用MII/RMII接口)1、我们可以通过vivado自带的官方example来生成一个microblaze的以太网参考设计:这个设计时基于官方board的,我们可以选择一个相近的板卡作为参考,我们只需要网口部分,不需要的都不选...原创 2020-04-25 19:33:21 · 5729 阅读 · 0 评论 -
Quartus使用笔记
Quartus使能DEV_CLRn等特殊引脚功能在bdf文件中检索网络net选中网络,Ctrl+F,可以查找所需的net!LogicLock操作步骤参考: create new region创建区域打开逻辑锁区域Logic Regions窗口 [Alt+L] 2、添加逻辑区域3、定位逻辑锁在Chip Planner的区域:...原创 2020-01-26 23:10:02 · 9356 阅读 · 0 评论 -
VJTAG转VME DTB
/*VME : DTB Modules Master Sim*/module vme_sim ( input clk,//40mHz input rst_n, //-------------------------- output reg [5:0]am, output reg as_n, output reg ds...原创 2020-01-10 10:41:51 · 561 阅读 · 1 评论