vcs仿真报错Illegal `timescale for module fifo.v “fifo_ctl“ has `timescale but previous module(s) do not

最新推荐文章于 2024-01-13 16:24:13 发布
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分类专栏： FPGA资料 文章标签： vcs verilog
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本文链接：https://blog.csdn.net/u011400634/article/details/124337413
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报错如下：

Error-[ITSFM] Illegal `timescale for module fifo.v, 669  Module "fifo_ram" has `timescale but previous module(s)/package(s) do not. Please refer LRM 1364-2001 section 19.8.
在一个文件中有好几个模块，这些模块都要有一个timescale,如何添加呢，

先在最顶层模块上面添加一个`timescale 1ns/1ps

然后在第２个模块上面添加如下

`resetall
`timescale 1ns/1ps

然后在第３个模块上面添加如下

`resetall
`timescale 1ns/1ps

……………………，

如果不在最上面的模块添加`timescale 1ns/1ps就会报错

yyz1988
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