- 博客(21)
- 资源 (2)
- 收藏
- 关注
RSS订阅原创 ahb2apb bridge验证项目笔记及面试心得
ahb2apb bridge验证项目很多人都觉得很简单，看看视频就会了。但是没有真正去敲过代码，还是会有很多不清楚的地方，以下我会对这个项目比较重要的点进行归纳，也会对一些面试可能会问到的问题做一个总结，以及面试的一些技巧，仅供参考。
2022-09-13 16:34:03
8403
8
原创 APB_SPI项目学习笔记
SPI（串行外设接口Serial Peripheral Interface）用于串行外设接口通信的协议。主要应用于嵌入式系统的短距离通信，典型应用为闪存（Flash）或液晶显示接口。应用：手机、数码、液晶显示器、机顶盒高速、全双工、同步、串行、主从结构。并且该协议接口只需占用四根线，大大节约了芯片的管脚数量，同时为PCB（印制电路板 Printed Circuit Board）的布局布线提供了方便。正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议接口，比如AT91RM9200。
2022-09-12 16:01:28
4680
1
原创 IC笔试牛客网verilog刷题总结四
在例化双口 RAM 的时候，读写使能 renc/wenc 信号如果只是传入 rinc 和 winc 也能通过题目的波 形测试，但是仔细思考其实不对，此时如果是满的情况下有外部的写使能 winc，虽然写地址不变，但是对于 RAM 来讲写使能还是有效的，会覆盖数据，所以这里的 RAM 写使能信号 wenc = winc && (~wfull)，RAM 读使能 renc = rinc && (~rempty)，这样才能保证不会在空满情况下对RAM的误操作。在同步FIFO基础上，进行异步FIFO设计。
2022-09-11 16:44:36
531
原创 IC笔试牛客网verilog刷题总结三
奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2 + 1个clk周期，高电平的计数是(N-1)/2+1 ~ (N-1)，共(N-1)/2个clk周期，可见不是50%占空比。
2022-09-08 18:38:01
425
原创 IC验证面试必考-跨时钟域
时钟抖动指的是两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关系，布线对其没有影响。时钟偏斜指的是由于布线长度以及负载不同，同一个时钟信号到达两个不同寄存器之间的时间差值，skew的定义就是到达的最长路径与到达的最短路径差值。当然，直接通过RTL检查"跨时钟域的同步设计" 很难做到100%覆盖的检查。Setup time violation：建立时间在静态时序分析时必须满足。保持时间（hold time）：指触发器的时钟信号。，数据稳定不变的时间。......
2022-08-31 22:41:21
1208
转载 IC验证面试八股文必背
一般有这 些验证流程：IP 级验证、子系统级验证、SoC 级验证，除这些以外，还有 Low power 的 upf 验证(IEEE 低功耗设计验证标准）、FPGA 原型验证等多 种手段。多线程之间同步主要由 mailbox、event、semaphore 三种进行一个通信交互。
2022-08-23 11:27:49
5917
原创 IC验证SV&UVM语法常识总结
build_phase是一个函数phase，而main_phase是一个任务phase，build_phase是不消耗仿真时间的。config_db的set和get函数都有四个参数，这两个函数的第三个参数必须完全一致，set函数的第四个参数表示要将哪个interface通过config_db传递给my_driver，get函数的第四个参数表示把得到的interface传递给哪个my_driver的成员变量。在这种情况下，端口上是只需要monitor的，所以driver和sqr可以不用实例化。......
2022-08-17 10:22:31
2177
原创 IC笔试牛客网verilog刷题总结
异步复位必须为边沿触发，题中rst为低有效，所以为下降沿检测 rst_n。T触发器，输入为1，输出取反，输入为0，输出保持。assign 将reg类型数据赋给wire类型。注：beign end中必须是reg类型。单目运算符（| ^ &）...............
2022-08-13 16:25:21
1290
原创 IC面试数字电路基础
PMOS管是空穴导电，NMOS管是电子导电，电子（负电荷）的迁移率约是空穴（正电荷）的2倍。所以PMOS需要更多的通道进行电子迁移，才能和NMOS管相同。f频率，vdd电压，cl电容。升压可提高性能，但同时功耗增加，温度升高，功耗增加。功能：输入高电平，输出为低电平，输入低电平，输出为高电平。为放电过程时间，当电阻电容越小，频率翻转更快。短路功耗：开关导通瞬间的电源和地之间形成短路。0-1为充电，1-0为放电过程。漏电功耗：二极管和晶体管漏电。4.数字组合电路逻辑器件。5.数字时序电路逻辑器件。......
2022-08-10 12:26:28
1145
原创 VCS使用笔记
compile_time_options：控制执行的选项，然后产生二进制可执行仿真文件。soure_file :verilog/Systemverilog写的所有文件。
2022-08-07 22:16:50
355
原创 IC验证经验总结
在编写testbench过程中，如果激励中有一些重复的事件，可以考虑将这些语句编写成一个task1.Register相关位及其数值可以全局宏定义在reg_define.v中。2.相关路径可以全局宏定义在define_board.v中。3.系统重要变量的显示信息可以定义在display.v中。4.与Register相关的比较任务和报错任务可以编写成task定义在reg_cmp.v中。5.时钟周期参数的定义，一般局部定义，用parameter定义。......
2022-08-07 22:10:50
1125
原创 Questa sim使用常见报错汇总
mcdf实验四，编译reg_pkg.sv报错，没有找到param_def.v,实际此文件已成功编译，伴随后续一堆报错解决方法：在reg_pkg.sv中添加param_def.v的绝对路径即可"include "D:/ic/lab/mcdf/v0/param_def.v"
2022-05-27 10:37:45
1857
原创 IC验证基础面试题总结
1.有限状态机分类？答： Moore 型状态机：状态机的输出只与当前的状态有关Mealy 型状态机：状态机的输出不仅与当前的状态有关，还与当前的输入有关2.两种状态机区别？答：Moore状态机：在时钟脉冲的有限个门延时后，输出达到稳定。输出会在一个完整的时钟周期内保持稳定值，即使在该时钟内输入信号变化了，输出信号也不会变化。输入对输出的影响要到下一个时钟周期才能反映出来。把输入和输出分开，是Moore状态机的重要特征。Melay状态机：由于输出直接受到输入影响，而输入可以........
2022-04-07 17:15:37
4320
2
原创 c语言系列问题记录
所谓素数是指除了 1 和它本身以外，不能被任何整数整除的数，例如17就是素数，因为它不能被 2~16 的任一整数整除。6.将参数给定的字符串、整数、浮点数写入文本中，再用字符串方式从此文本文件中逐个读入。4.将a,b,c三个结点链接成一个单向链表，并输出链表节点的数据。3.将形参s所指字符串放入形参a所指字符数组中。7.删除一维数组中所有相同的数，只剩一个。5.将带头结点的单向链表逆置。8.将超过n的*字符删除。...
2022-03-05 16:50:43
228
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人