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原创《数字IC: Verilog》5.4 时钟切换

随着各种应用场景的限制，芯片在运行时往往需要在不同的应用下切换不同的时钟源，例如低功耗和高性能模式就分别需要低频率和高频率的时钟。两个时钟源有可能是同源且同步的，也有可能是不相关的。直接使用选择逻辑进行时钟切换大概率会导致分频时钟信号出现毛刺现象，所以时钟切换逻辑也需要进行特殊的处理。时钟切换问题直接采用选择逻辑对时钟进行切换的电路图如下所示。假如时钟选择信号 sel_clk1 与两个时钟都是异步的，那么时钟切换时刻就是任意的。假如时钟由 clk1 切换到 clk2，且切换时刻为 clk1 输出电

2021-08-30 22:05:11 555

原创《数字IC: Verilog》5.3 时钟分频

关键词：偶数分频，奇数分频，半整数分频，小数分频初学 Verilog 时许多模块都是由计数器与分频器组成的，例如 PWM 脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的 2 分频电路。以此为基础进行级联，可构成 4 分频，8 分频电路。电路实现如下图所示，用 Verilog 描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数 N 循环计数

2021-08-30 22:00:39 1179

原创《数字IC: Verilog》5.2 时钟简介

关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉及过时钟偏移的概念。下面将总结下时钟的相关知识，以便更好的进行数字设计。时钟源根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。外部时钟源：◆RC/LC 振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。◆无源/有源晶体振

2021-08-30 21:48:07 1104

原创《数字IC: Verilog》5.1 复位简介

关键词：同步复位，异步复位为确保系统上电后有一个明确、稳定的初始状态，或系统运行状态紊乱时可以恢复到正常的初始状态，数字系统设计中一定要有复位电路模块。复位电路异常可能会导致整个系统的功能异常，所以在一定程度上，复位电路的重要性也不亚于时钟电路。复位电路可分类为同步复位和异步复位。同步复位同步复位是指复位信号在时钟有效边沿到来时有效。如果没有时钟，无论复位信号怎样变化，电路也不执行复位操作。同步复位的典型代码描述如下：module sync_reset( input r

2021-08-30 21:38:06 371

原创《数字IC: Verilog》4.4 FIFO 设计

FIFO（First In First Out）是异步数据传输时经常使用的存储器。该存储器的特点是数据先进先出（后进后出）。其实，多位宽数据的异步传输问题，无论是从快时钟到慢时钟域，还是从慢时钟到快时钟域，都可以使用 FIFO 处理。FIFO 原理◆工作流程复位之后，在写时钟和状态信号的控制下，数据写入 FIFO 中。RAM 的写地址从 0 开始，每写一次数据写地址指针加一，指向下一个存储单元。当 FIFO 写满后，数据将不能再写入，否则数据会因覆盖而丢失。FIFO 数据为非空、或满状态时，在读时

2021-08-30 00:39:33 1115

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原创《数字IC: Verilog》4.3 跨时钟域传输：快到慢

原创《数字IC: Verilog》4.2 跨时钟域传输：慢到快

原创《数字IC: Verilog》4.1 同步与异步

DFT的C语言编程实验

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