《数字IC: Verilog》4.2 跨时钟域传输：慢到快

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已于 2022-07-26 20:59:46 修改

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分类专栏： Verilog 教程文章标签： verilog 同步 asic

于 2021-08-30 00:22:21 首次发布

本文链接：https://blog.csdn.net/u011461647/article/details/119988331

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本文探讨了在数字IC设计中，如何处理跨时钟域传输的问题，重点介绍了延迟打拍法和延迟采样法。延迟打拍法通过两级触发器缓存异步信号，减少亚稳态问题，而延迟采样法则针对多位宽数据传输，确保在安全时刻采集信号。当慢时钟域数据使能信号无效或一直有效时，需要对边沿进行检测以避免问题。

摘要由CSDN通过智能技术生成

理论上讲，快时钟域的信号总会采集到慢时钟域传输来的信号，如果存在异步可能会导致采样数据出错，所以需要进行同步处理。此类同步处理相对简单，一般采用延迟打拍法，或延迟采样法。

延迟打拍法

最常用的同步方法是双级触发器缓存法，俗称延迟打拍法。异步信号从一个时钟域进入另一个时钟域之前，将该信号用两级触发器连续缓存两次，可有效降低因为时序不满足而导致的亚稳态问题。电路示意图如下。

在这里插入图片描述

一般设计中使用两级触发器进行缓存即可满足设计时序需求。大量实验表明，三级触发器缓存可解决 99% 以上的此类异步时序问题。

两级触发器延迟打拍并检测信号上升沿的 Verilog 描述如下：

module delay_clap(
    input       clk1,  //异步慢时钟
    input       sig1,  //异步信号

    input       rstn,  //复位信号
    input       clk2,  //目的快时钟域市政
    output      sig2); //快时钟域同步后的信号

   reg [2:0]    sig2_r ;   //3级缓存，前两级用于同步，后两节用于边沿检测
   always @(posedge clk2 or negedge rstn) begin
     if (!rstn) sig2_r  <= 3'b0 ;
     else       sig2_r  <= {sig2_r[1:0], sig1} ;  //缓存
   end