《数字IC: Verilog》4.1 同步与异步

关键词： 同步，异步

由第 3 章可知，当触发器输入端的数据和触发器的时钟不相关时，很容易导致电路时序不满足。本章主要解决模块间可导致时序 violation 的异步问题。

关于异步与同步的定义，许多地方都有介绍，细节上也有所差异。本章主要的关注点是解决异步问题的方法，而不关心为什么会出现异步时钟，也不关心异步电路的具体结构，仅从异步时钟的时序结果去分析解决问题。

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同步时钟

数字设计中，一般认为，频率相同或频率比为整数倍、且相位相同或相位差固定的两个时钟为同步时钟。

或者理解为，时钟同源且频率比为整数倍的两个时钟为同步时钟。其实，时钟同源，就保证了时钟相位差的固定性。具体可以分类如下：

◆同源同频同相位

此类时钟频率和相位均相同，是同步的。时钟间数据传输只要满足正常的建立时间和保持时间即可，不需要特殊的同步设计。

◆同源同频不同相位

两个时钟同频但不同相位时，只要相位差保持固定，也可以认为是同步的。因为只要控制两个时钟间传输的数据延迟在合理范围内，就不会导致时序问题。而且，固定的时钟延迟也可以在版图级网表中修复。

固定的相位差可以理解为同源时钟下两个时钟因路径不同而导致的偏移。