《数字IC: Verilog》5.2 时钟简介

关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟

几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉及过时钟偏移的概念。下面将总结下时钟的相关知识，以便更好的进行数字设计。

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时钟源

根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。

外部时钟源：

◆RC/LC 振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。

◆无源/有源晶体振荡器：利用石英晶体的压电效应（压力和电信号可以相互转换）产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低，温漂小。有源晶振中，往往还加入了压控或温度补偿，时钟的相位和频率都有较好的特性。但电路实现相对复杂，频带较窄，频率基本不能调节。

◆调试特定电路时，往往也会使用一些搭建的特定电路（例如施密特触发器）或信号发生器设备产生的时钟源。

内部时钟源：

◆锁相环（PLL， Phase Locked Loop）: 利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，通过反馈通路将信号倍频到一个较高的固定频率。

一般晶振由于工艺与成本原因，做不到很高的频率，利用 PLL 电路就可以实现稳定且高频的时钟。PLL 集成到设计模块的内部，可以保证数字电路具有较好的延迟和稳定性。

◆时钟分频：有些模块工作频率会低于系统时钟频率，此时就需要对系统时钟进行一定的分频得到频率较低的时钟。

通过在 always 语句块中计数并输出时钟信号，是分频器常用的方法。任意分频比的实现逻辑详见下一节《5.3 时钟分频》。

◆时钟切换：系统或某些模块的工作频率有时候会在特定状况下改变，例如低功耗模式下需要降频，提高计算能力时需要升频。此时系统往往会有多个时钟源，以备有需求时进行时钟切换。

时钟切换逻辑如果不进行优化，在切换的过度时间内，大概率会出现尖峰脉冲干扰，对电路产生不利影响。安全的切换逻辑，详见后面章节：《5.4 时钟切换》。

数字系统往往会采用外部晶振输入、内部 PLL 进行倍频的方案。再根据设计需求进行时钟分频或时钟切换。

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时钟特性

仿真时，所有同步的时钟都是理想的：时钟的翻转是在瞬间完成的，模块之间的时钟沿都是对齐的，没有延迟，没有抖动。实际电路中，时钟在传输、翻转时都会有延迟。完美的数字设计，也应该考虑这些不完美的时钟特性，否则也会造成设计时序不满足的状况。<