u011816681的博客

我需要设计一个带通滤波器组，所以为了方便，我想用FIR IP核的滤波器系数重设功能。也就是说，我把滤波器组中全部的滤波器系数都导入FIR IP核，然后通过FILTER_SEL端口选择不同滤波器的系数。设置界面如下，一开始我以为FILTER_SEL端口输入1代表一组滤波器系数，依次类推，2代表第二组……后来我发现这里有个坑，应该是0对应第一组滤波器系数，1对应第二组，依次类推……千万不要被下图中左下...

我是个新手，在使用xilinx 的fifo ip核时遇到了一个奇怪的问题，就是Empty端口一直输出高电平，即fifo一直是空，但是wr_count端口输出的数字却一直增加，即我的数据成功写入了，这个问题困扰了我许久。后来经过实验，我发现fifo ip核的empty端口要在读时钟有的时候才能正常输出。也就是说，fifo复位后empty初始为高电平，只有在有读时钟的时候，empty端口才能正常输...

FPGA CLB介绍一个CLB包含两个Slice，两个Slice分别位于独立的列，有各自的进位链，他们相互不连接。每个CLB连接到一个Switch matrix上已完成布线。CLB中底部的Slice为Slice0，上部的为Slice1。Xilinx给Slice的标号为X代表列、Y代表行，从die的左下角开始排序。每个Slice包含4个逻辑生成器（6-LUT）、4个Storage...