u012923751的博客

men_a是指men接口的地址总线，并非内存内部的地址（行/列/bank等构成=AFI_addr）。一般men_a*2=AFI_addr，因为双沿采集。

基础知识：verilog 不可综合语句 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input...

https://www.xilinx.com/support/answers/68324.html 

一、Xilinx芯片规则型号： xc7k160t-2ffg676型号命名规则：xc7k代表Xilinx的Kintex®-7系列 160t代表system gates或logic cells的数目，即160,000个logic cells -2代表速度等级 Ffg     FFG是封装方式（Pb-free flip-chip BGA） 676是引脚数目，但用户的I/O即可用管教约...

【FPGA笔记】基于FPGA的图像处理图像处理系统设计注意点：1.将算法开发和FPGA实现分离用软件的图像处理环境可以使用大批量的图像样本进行测试及调试算法，再将算法映射到硬件上，这样大大节省了硬件调试周期。2.算法的精度图像处理的算法中，大部分需要采用浮点数运算，而浮点数运算再FPGA中是非常不划算的，因此需要转换成定点数计算，此时会设计到浮点运算转定点运算时精度下降的问题。3.软件和硬件的合理...

对于各种器件的输出引脚，讲到三态，高电平输出、低电平输出、及高阻态。其中的高阻。基本上有硬件常识的人都清楚其作用主要有：节电、将该引脚电流效果上断开，避免其对系统上其它电路的不良影响。然而对于输入引脚也有引脚，好多人都不理解，并认为没有必要。其实输入引脚，在我们的系统中非常常见，比如各种RAM芯片的引脚，输入时，如果\CS为高电平，则大多处于高阻状态。FPGA设计的书上或是各大牛人也通常会告诫我们...

entity bit_rtl_adder（实体名称） is   port (       in1  : bit_vector;      in2  : bit_vector;      cntl : bit;      pout : out bit_vector   ----端口名称 方向 类型   );end bit_rtl_adder;  architecture func（构造体名称） of...

pout : out bit_vector   ----端口名称 方向 类型                                   

c

参考高级设计：http://www.eefocus.com/coyoo/blog/13-12/301064_679a3.html异步复位同步化（同步化的异步复位）         为了避免纯粹的同步复位和纯粹异步复位的问题，可以使用一种叫做同步化的异步复位，我们称其为第三类复位。这种复位完全结合了异步复位和同步复位的优势，我们知道异步复位的优势是不参与数据路径，所以不影响数据路径速度，而复位几乎是...

软核是一种可以综合的RTL代码交付的核（说白了就是HDL代码）硬核是一种以GDSII文件形式集成的核，它是已经经过全局设计、布局、布线的核(实际上就是最后Layout的结果)固核是介于软核和硬核之间的一种核，它可以是以RTL或网表的形式提交，也可以是带有部分布局信息的和物理设计信息的RTL编码。(固核是种中间产品，既具有一定的可移植性，就带有一部分物理设计的信息，带有时序或位置约束信息的网表就是固...

额，一般而言，FPGA是软核的，就是说你所写的代码部分，认为是一个核或是几个核，但是由于FPGA是基于门阵列的可编程结构，受到工艺尺寸以及技术的局限，对于很多更加专业的模块是很难做到很高频率的（比如说加法器，乘法器），但是往往系统却对计算性能有一定要求，所以一些高端的FPGA会集成一些硬件模块，如Xilinx集成IBM 的Power处理器，往往FPGA公司会提供这些模块的接口代码，当然也可以自己开...

https://blog.csdn.net/shshine/article/details/52451997Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题...

FPGA STA(静态时序分析)1 FPGA设计过程中所遇到的路径有输入到触发器，触发器到触发器，触发器到输出，例如以下图所看到的：这些路径与输入延时输出延时，建立和保持时序有关。2. 应用背景　　静态时序分析简称STA，它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构，计算并检查电路中每个DFF（触发器）的建立和保持时间以及其它基于路...

嵌入式开发板通过串口与PC互相传送文件2017年03月24日 15:55:17 缘客_ql 阅读数：6961版权声明：本文为博主原创文章，未经博主允许不得转载。 https://blog.csdn.net/u014213012/article/details/65631788通过串口与PC互相传送文件超级终端：当通过串口终端登录系统之后，可以使用rz或者sz命令通过串口与PC相互传...

使用DS-5调试cyclone v hps preloader记录2018年03月20日 15:40:44 如之 阅读数：423使用自己的开发板，我们最先开始做的可能就是preloader。不管我们以后是跑操作系统还是裸程序，preloader是做为前期CPU环境的最小配置存在的。它的主要功能是最小化配置CPU，还有一个主要功能是配置我们的DDR。这个过程中，很有可能是板子起不来，遇到很多...

之前调试一块FPGA板卡，上电后总是无法正常工作。现象：nSTATUS指示灯不停的闪烁，测试用的LED（FPGA的GPIO）无法点亮，即FPGA没有进入正常工作状态。调试过程：1、FPGA在上电后，会立刻将nSTATUS配置状态管脚置成低电平，并在上电复位（POR）完成之后释放它，将它置为高电平。作为配置状态输出管脚，在配置过程中如果有任何一个错误发生了，则nSTATUS脚会被...

常见的以太网接口类型有RJ-45接口，RJ-11接口，SC光纤接口，FDDI接口，AUI接口，BNC接口，Console接口。GMII,RGMII,SGMII,TBI,RTBI接口信号及时序介绍2016年10月11日 17:08:46 Kevin_Smart 阅读数：22187 标签： GMII RGMII SGMII TBI RTBI 更多个人分类： Embedded G...

什么是recovery time和removal time？在同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态。同样的道理，对于一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和removal time 才能有效进行复位操作和复位释放操作，防止输出亚稳态。1、recovery time：恢复时间...

在已有工程上评估不同速度等级下的Fmax,可以不通过重新选择器件编译得到结果,直接利用quartus_sta的speed选项即可:quartus_sta project_name -c revision_name --speed=[2|3|4...]map后进行时序分析,可以在quartus_map和quartus_cdb完成后不经过quartus_fit提前进行时序分析:quartu...

黑金微课堂黑金微课堂系黑金动力社区（Http://www.heijin.org）旗下的原创教程连载博客。 通过此博客，我们将不定期的更新有关FPGA等技术的相关内容，敬请大家关注！【黑金原创教程】【TimeQuest】【第五章】网表质量与外部模型声明：本文为黑金动力社区（http://www.heijin.org）原创教程，如需转载请注明出处，谢谢！黑金动力社区2013年...

ISP简介（In-System Programming)2012年09月25日ISP（In-SystemProgramming） Lattice是ISP（在线可编程）技术的发明者(据说Lattice公司最早是由华人创办的），ISP技术极大的促进了PLD产品的发展。在系统编程ISP ISP（In-SystemProgramming）在系统可编程，指电路板...

altera Timing constraint某笔记http://www.cnblogs.com/rouwawa/p/7716393.html

一文读懂FPGA与CPLD的区别吴湛 • 2017年09月26日 16:38 • 15563次阅读　　FPGA和CPLD都是可编程ASIC器件，在一定的层度上具有很大的相似性，但也有很多不同之处，因为各自的结构不同，让它们都各有特点。今天小编就带你来了解了解吧。　　1.CPLD　　CPLD主要是由可编程逻辑宏单元（LMC，LogicMacroCell）围绕中心的可编程互...

Tsu,Tco,Th,Tpd的概念tsu : setup time,定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某特定之频率下正常工作.th : hold time,定义输入数据讯号在...

前言经常有朋友会问我，“我这个方案是用A家的FPGA还是X家的FPGA呢？他们的容量够不够呢？他们的容量怎么比较呢？”当然，在大部分时候，我在给客户做设计的时候，直接会用到最高容量的产品，因为我们的产品对成本不敏感。不过，在此还是比较一下两家的产品，简单写写一些自己的想法，供大家参考，如有不对的地方，还请指正！进入正题要比较Xilinx和Altera的FPGA，就要清楚两个大厂FPGA的结构，由于...

LUT（Look-Up-Table）：查找表。 LUT本质上就是一个RAM。它把数据事先写入RAM后， 每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。LATCH ：就是锁存器。由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。 LUT和LATCH 他们的共同点是：均属于组合逻辑（和时钟没有半点关系）。不同点是：LUT是...

verilog HDL总结 (2010-09-16 16:38:12)转载▼标签： 杂谈 分类： EDA1. Assign 语句中赋值的变量不能定义为reg型。2  Always块里面写的是触发信息。3  测试模块里要包含所有的情况。如果可以先把波形图画出来，再按照波形图写测试模块会好写些，并且能写全。4 在进行测试模块编程时，输入定义为寄存器类型，输出定义为线性。5 信号初始化放在initial...

Xilinx FPGA 资源 (2010-09-10 21:27:59)Xilinx FPGA 资源（ZZ）Wally 发表于 2009-9-10 9:54:00写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。一、软件Xilinx的软件主要是ISE, EDK, ChipScope Pro, System Genera...

压摆率大了,瞬态特性好 压摆率大，运放性能当然好些。但是功耗也会变大。就看你们是不是特别关心功耗了输入阻抗极高, 如果没有上/下拉电阻, 悬空稍微有点感应电荷就会导致电平变化.在我理解，上拉电阻和下拉电阻有两个作用一是为某个信号端口提供一个默认电平。二是提供电流回路，如：上拉电阻提供电流输入，即单片机某端口只能提供1mA电流，但后续电路需要10mA的电流，那么就在这里接一个上拉电阻电路来提供多余电...

FPGA设计要点之一：时钟树对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。具体一些的设计细则：1）尽可能采用单一时钟；2）如果有多个时钟域，一定要仔细划分，千万小心；3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对...

    在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？    Latch,中文译成锁存器，是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。...

我们在进行原理图设计时，会发现FPGA的供电电压有多种，以Cyclone IV E系列为例，下面分别来介绍这几种不同的供电电压。 如上图所示，Cyclone IV E系列FPGA的几种供电电压分别为：（1）      VCCINT：FPGA内核电压，1.0V/1.2V，一般接1.2V。（2）      VCCA：PLL模拟电压，2.5V，需要注意的是即使FPGA设计中未使用PLL仍要提供VCCA。...

PLL和DLL：都是锁相环，区别在哪里？ 一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙。DLL是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。PLL使用了电压控制延迟，用VCO来实现...

克服FPGA I/O引脚分配挑战(forward)2009-02-25 19:27:08 来源：作者：Brian Jackson Xilinx, Inc.产品营销经理关键字： FPGA IO引脚分配 PCB　　对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型FPGA器件和高级BGA封装确定I/O引脚配置或布局方...

Verilog延时:specify的用法(转)2012-02-28 13:51:03分享： 检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。（1）延迟类型·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。·集总延迟：定义在每个独立模块基础上，表面看来像是模块输出门的当延迟。它比分布延迟更容...

FPGA系统设计实战经验分享－硬件篇这个帖子主要和大家介绍一些我们在FPGA硬件系统设计过程中遇到的问题和解决的方法。也欢迎大家一起参与讨论。主要涉及以下几个方面：1。芯片的选型  包括FPGA芯片的选型原则，外围芯片，比如存储器，电源，接口芯片等等选择的依据。我们会给大家推荐一些性能好，价格便宜而且好买到的芯片，节省你查询芯片的时间。2。原理图设计技巧  包括如果兼容不同型号的FPGA，保证系统...

Xilinx FPGA器件中时钟资源的说明以及使用xilinx 时钟资源分为两种：全局时钟和第二全局时钟。一、全局时钟资源Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单...

　　最近被各大公司机试\笔试题虐的死去活来，其中一道就是主考的Xilinx与Altera的FPGA架构区别，本人小菜鸟基本只用过A家的FPGA对于X家的知之甚少，这里先简单总价一下，说的不对大家勿喷： 两家FPGA的区别本人认为有两方面吧：1.基本逻辑资源；2.内部基本架构。（也可以看成一方面吧）　　从好用来说，肯定是Xilinx的好用，不过Altera的便宜 　　他们的特点，Xilinx的短线资...

时钟是同步设计的基础，在同步设计中，所有操作都是基于时钟沿触发的，所以时钟的设计对于同步时序电路来说非常重要。在 PLD 设计中，通常推荐使用 FPGA 内嵌的 PLL 或DLL 做时钟的频率与相位变化，并用全局时钟和专用时钟选择器进行时钟布线。内部逻辖产生的时钟： 如果需要使用内部逻辑产生时钟，则必须要在组合逻辑产生的时钟后插入寄存器，如图5-17 所示。如果直接使用组合逻辑产生的信号作为时钟信...