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FPGA/CPLD
tom9544
嵌入式应用软件开发、Jetson TX2/STM32/FPGA/MSP430等软件开发、硬件设计
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FPGA和CPLD对比与入门
入门介绍:1、EMP240使用很广泛了,8元一片。EMP240顾名思义具有240个宏单元,或者说240个触发器,或者理解成240个bit的存储单元。2、仿真分2步,写逻辑时用QUARTUS自带的仿真;逻辑写完后,最好用model sim专门仿真。3、如果你需要100个逻辑单元,实际用的可能是120个,因此要留出20%的余量。4、一个小技巧,针对EPM240和570来说,常用的封装T原创 2016-10-26 14:18:08 · 5786 阅读 · 0 评论 -
Verilog中 reg和wire 用法和区别以及always和assign的区别
1、从仿真角度来说,HDL语言面对的是编译器如modelsim,相当于使用软件思路,此时: wire对应于连续赋值,如assign; reg对应于过程赋值,如always,initial;2、从综合角度,HDL语言面对的是综合器,相当于从电路角度来思考,此时: wire型变量综合出来一般情况下是一根导线。 reg变量在always中有两种情况原创 2016-11-30 17:17:49 · 118299 阅读 · 28 评论 -
时序逻辑和组合逻辑的区别
暂时想到这么多,以后再补充!1、简单说,组合逻辑只跟当前的状态有关系,例如一根导线 + 逻辑门的组合,输出取决于当前时刻的输入,考虑门延时的话另说。2、时序逻辑的状态跟之前状态、边沿信号有关,边沿信号没来之前,输出保持之前的输入;边沿信号来时,输出状态跟随输入信号变化。组合逻辑:always@(敏感信号)或者always@(*),组合逻辑相当于组合电路,与或非门组成的电原创 2016-12-01 10:37:03 · 18802 阅读 · 0 评论 -
FPGA的IP核之FIFO
1、什么是FIFO、用途? FIFO就是先进先出队列,一般用于不同时钟之间的数据传输,比如FIFO的一端是采样速率比较慢的接口,假设采样速率是1MHz,另一个是采样快的接口,速率是100MHz。如果直接将这两个接口相连,那会出现很多问题。所以此时可以在这两个不同的时钟域间采用FIFO来作为数据缓冲。 另外,对于不同宽度的数据接口也可以用FIFO,比如一端接口输出数据是8原创 2016-12-03 11:20:30 · 6469 阅读 · 0 评论 -
时序逻辑和组合逻辑的RTL的对照表
1、Verilog是硬件描述语言,写Verilog时需要知道对应的电路图是啥,是导线还是触发器等,可以通过RTL图观看,下面是几个常见的对应图:原创 2016-12-05 10:14:21 · 1830 阅读 · 0 评论