FPGA的IP核之FIFO

最新推荐文章于 2024-08-09 10:33:37 发布
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分类专栏： FPGA/CPLD
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1、什么是FIFO、用途？

      FIFO就是先进先出队列，一般用于不同时钟之间的数据传输，比如FIFO的一端是采样速率比较慢的接口，假设采样速率是1MHz，另一个是采样快的接口，速率是100MHz。如果直接将这两个接口相连，那会出现很多问题。所以此时可以在这两个不同的时钟域间采用FIFO来作为数据缓冲。

      另外，对于不同宽度的数据接口也可以用FIFO，比如一端接口输出数据是8位，另一端数据数据可能是16位，可以在这两个不同宽度的接口中使用FIFO来达到数据匹配。


2、FIFO核读写操作和RAM核类似，区别是FIFO核读写不需要指定地址，只要读、写使能信号打开，时钟到来，数据就可以读出和写入。

      RAM核读写需要指定address。

tom9544
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