FPGA实现任意分频

module odd_div
(
	clk,
	rst_n,
	clkout
);

input  wire clk;
input  wire rst_n;
output reg clkout;


parameter HIGH_WIDITH=3;
parameter LOW_WIDITH=2;
parameter N=3;

reg [N-1:0]cnt;
reg state;

always@(posedge clk or negedge rst_n)
begin
	if(!rst_n)
		begin
			cnt<=0;
			clkout<=0;
			state<=0;
		end
	else
		case(state)
		0:if(cnt<LOW_WIDITH-1)
			begin
				cnt<=cnt+1'b1;
				state<=0;
			end
		  else
		    begin
			    cnt<=0;
				clkout<=1;
				state<=1;
			end
		1:if(cnt<HIGH_WIDITH-1)
			begin
				cnt<=cnt+1'b1;
				state<=1;
			end
		  else
		    begin
				cnt<=0;
				clkout<=0;
				state<=0;
			end
		default :state<=0;
		endcase
end

endmodule;

testbench:

`timescale 1ns/1ns
module odd_div_tb;

reg clk;
reg rst_n;

wire clkout;

initial 
	begin
		clk=0;
		rst_n=0;
		#1000 rst_n=1;
	end

always #10 clk=~clk;




odd_div odd_div
(
	.rst_n(rst_n),
	.clk(clk),
	.clkout(clkout)
);
endmodule

 

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任意分数分频是指在FPGA实现对输入时钟信号进行非整数倍的分频操作。这种分频方式可以实现对时钟频率的精确控制,以满足不同的应用需求。在FPGA中,任意分数分频可以通过相位累加器原理来实现。相位累加器是一种用于生成不同相位输出的电路,通过调整相位累加器的参数,可以实现任意分数的分频。这种方法可以提供高精度的分频效果,并且可以在一个电路中实现多个不同频率的分频。因此,任意分数分频FPGA设计中具有重要的应用价值。\[2\]\[3\] #### 引用[.reference_title] - *1* [分频器——(任意分频(50%占空比、非50%占空比),任意分频任意小数分频)](https://blog.csdn.net/m0_53333865/article/details/127891363)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* *3* [FPGA实现任意分频 为所欲为——教你什么才是真正的任意分频](https://blog.csdn.net/lxm920714/article/details/103575820)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

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