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RSS订阅原创 FPGA基础设计（八）：串口收发之RAM存储
实现上位机通过串口发送数据到FPGA，FPGA接收到数据后将其存储在RAM的一段连续空间中，然后通过按键触发读出RAM数据，再通过串口发送到上位机。
2023-12-03 17:50:41
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原创 FPGA基础设计（八）：串口收发模块设计
串口接收的往往是外部环境中数据，在工业环境存在强电干扰，导致通信线上的电平发送变化，对于数据的接收进行处理保证通信稳定。方法一对接收的每位数据只在中间位置采样一次作为该数据的电平状态，如上图，产生波特率时钟BPS_CLK，计数到中间位置时，采样当前的电平。其中BPS_CLK产生原理与串口接收模块相同，只不过每次计数方法二方法一只采样一次很可能恰好采样到被干扰的信号，导致出错。那就多采样几次求概率的方式进行状态判定！
2023-11-26 11:41:27
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原创 FPGA基础设计（七）：数码管驱动
数码管显示分为静态显示和动态显示；静态显示：一个数码管共8段，每个数码管段选接入8位的数据线来显示字符，送入一个字符永久保持，直到送入一个新的字符；每个数码管驱动需要独立的数据线，硬件电路比较复杂，成本高，一般不用。动态显示：每个数码管段选并联到8位数据线上，利用位选选择哪一个数码管显示，轮流的进行位选送入相应的字符。循环扫描所有数码管，利用人视觉暂留作用，使人感觉数码管都在同时显示。1、芯片引脚2、引脚功能简介DS：串行数据输入SHCP：移位寄存器时钟输入，工作时钟12.5MHzSTCP。
2023-11-23 07:00:00
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原创 FPGA基础设计（六）：按键消抖
抖动：两个金属触点随着触点的断开闭合便产生了多个信号。消抖的作用就是确保每次断开或闭合触点时只输出一个确定信号。特别地，时序逻辑电路容易受到触点的影响，会产生亚稳态、竞争等问题。1、使用状态机可以有效替换大量的if else语句，当逻辑流程非常复杂且包含大量的状态转换时，状态机模型具有明确的状态转换路径，可清晰的描述逻辑，具有良好的维护性和可扩展性，重构和修改代码比if else 更加容易。只要第一次检测到下降沿就开始计数，然后计数30ms后，按键电平就是稳定的；
2023-11-18 22:23:26
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原创 FPGA基础设计（五）：BCD计数器
由于计数器是基于D触发器构成，D触发器是一种锁存器，其输出值只能在时钟上升沿时被捕获，这样导致每一级的BCD计数器的进位输出信号均延迟了一个时钟周期，最终导致顶层进位输出Cout延迟了三个时钟周期。1、计数到12’h999时，当上升沿来临，本应该产生顶层进位输出，但是滞后3个时钟周期才有进位输出；如8421码：b3位权为 2^3 = 8、b2位权为2^2 =4、b1位权为2、b0位权为1。5421码：b3位权为5、b2位权为4、b1位权为2、b0位权为1。如：8421码、5421码、2421码。
2023-11-13 20:58:11
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原创 图像增强（空域滤波）——图像锐化
图像锐化图像锐化处理目的方法微分运算梯度锐化边缘检测图像锐化处理目的对图像边缘锐化：突出图像中的细节，或者增强被模糊的细节【如经过均值滤波后的图像】，具体的说，补偿图像的轮廓，增强图像边缘及灰度跳变的部分，使图像变得更清晰。既然谈到锐化就是对边缘的增强，下面是常见的边缘类型特点：边缘上的灰度级变化平缓，边缘两侧灰度级变化比较快。一般来说，边缘指局部不连续的图像特征，也是局部亮度变化最显著的部分。灰度值的跳变、颜色分量的突变、纹理结构的突变都可构成边缘信息。本文边缘信息指的是灰度值的跳变。方
2022-03-10 06:30:00
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原创 数字图像处理基础——图像空间操作的3种形式
空间操作前言：数字图像的表示单像素操作领域操作几何空间变换前言：数字图像的表示 模拟图像：一副图像可被定义成一个二维函数f(x,y),xy是平面坐标，点(x,y)处的振幅称为图像在该点的亮度。数字图像： 图像关于x和y坐标以及振幅是连续的；此时对坐标值进行数字化【取样】、将振幅数字化【量化】；此时f的x,y分量和振幅都是有限且离散的量。 取样和量化后的结果是一个实数矩阵。在MATLB中函数imread()把图像以矩阵形式读出，矩阵里面的每一个元素不再是单一的数，而是一个个有序实数对，在几何上则对应
2022-03-08 07:15:00
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原创 图像增强（空间域）——灰度变换
灰度变换直接灰度变换说明原理常见变换直方图说明性质直方图均衡化图像的代数运算说明直接灰度变换说明逐点运算，按照一定的变换关系，逐点该点原灰度图像中每一个像素灰度值，但不改变空间位置关系。原理灰度图像的线性拉伸。若灰度级局限在很小的范围内(灰度级0~255)，显示出来的是模糊不清、没有层次感的图像；通过线性变换对每个像素点做线性变换，有效改变你图像视觉效果，即扩大原始的灰度等级范围，显得有层次。常见变换因为是点运算,图像是二维，由二维数组表示即f(x,y)表示灰度值。变换公式：：g(x,y)=
2022-03-07 06:00:00
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原创 Verilog中reg型与wire型区别
从以下方便理解综合wire型变量reg型变量赋值语句连续赋值语句综合wire型变量综合出来是一根导线，用来连接电路，这时易理解它没有驱动能力，不能存储值reg型变量reg型可综合成register(边沿触发)对应触发器,latch(电平触发)对应锁存器,wire(作为中间变量)赋值语句连续赋值语句wire型数据只能被assign赋值，用以指定的组合逻辑信号。如： assign b = a；表达式右侧的计算结果可以立即更新到左侧，给wire型信号a逻辑值相当于通过导线...
2022-03-03 16:41:23
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原创 FPGA基础设计（三）：状态机(FSM)
有限状态机前言引入分类Mealy型Moore型状态编码为什么编码常见编码方式特别说明编码方式的选择状态机转移图输入输出状态状态机描述方式一段式二段式三段式前言有限状态机表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。引入时序电路中可以有输入也可以没有输入，当没有输入时用自身的电路状态作为组合电路的输入–>状态转移图时序电路包括组合电路(完成运算)和存储电路(完成存储)，组合电路的输出状态反馈到组合电路的输入端，与输入信号一起共同决定组合电路的输出。X：输入；Y：输出；Z：存
2022-03-03 14:27:26
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原创 Verilog仿真文件中时钟周期和延时时间的设置
说明来自于小梅哥AC620状态机的代码，检测字符Hello，仿真文件是自己写的，当检测到o无论如何实现不了led翻转:最后检查设置的时钟周期和延时时间`timescale 1ns/100ps`define clk_cycle 50//时钟周期100nsalways #(`clk_cycle) clk = ~clk;//延时50ns#(`clk_cycle)以上表明：延时时间为时钟周期的一半，对于第二张图：当上升沿触发检测到l后，跳转状态5开始准备检测o，但是检测l后没有跳转到o且下
2022-03-01 06:30:00
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原创 FPGA基础设计（二）：任意分频器（奇数，偶数，小数）
分频器前言分频原理偶数分频 6分频 代码 tb 仿真波形奇数分频 仿真波形 代码 tb 小数分频 说明 半整数分频：N+0.5 仿真波形 代码 tb 小数分频 5.3分频前言FPGA开发板上一般只有一个晶振，即一种时钟频率。数字系统设计中，时间的计算都要以时钟作为基本单元，对基准时钟进行不同倍数的分频而得到各模块所需时钟频率，可通过Verilog代码实现；倍频可通过锁相环【PLL】实现。分频原理把输入信号的频率变成成倍的低于输入频率的输出信号；每经历几个单位
2022-02-27 19:32:55
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原创 一文搞懂异步复位，同步复位
一文搞懂 异步复位，同步复位说明区别异步复位同步复位实例特别说明说明写计数器代码的时候，实现同步高电平有效复位，复位值为0，发现对于复位模棱两可，由此记录下来！区别异步复位复位信号不受时钟影响，只要复位信号有效，电路就会复位。 例：always@(posedge Clk or negedge Rst_n)begin if (!Rst_n) //复位信号低电平有效 xxx; else (xx) begin xxx; end
2022-02-23 22:18:59
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原创 FPGA基础设计（—）：边沿检测电路
简介边沿检测指的是检测一个信号的上升沿或者下降沿，如果发现上升沿或者下降沿，则给出一个信号指示出来。边沿检测电路分为：上升沿检测电路，下降沿检测电路，双沿检测电路。实现方法直接上图分析，例：上升沿检测电路检测信号data的上升沿，即data_posedge。把信号data寄存一拍，得到data_delay，然后取反在与data相与得到data_posedge：assign D_posedge = Data & (~data1);//检测上升沿同理：assign D_negedg
2022-02-18 23:12:15
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