![](https://img-blog.csdnimg.cn/20201014180756928.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA的Verilog
15点43分
这个作者很懒,什么都没留下…
展开
-
FPGA中modelsim仿真出错( Error: (vsim-3601) Iteration limit reached at time 55445 ns.)
有时候在用modelsim做仿真的时候,会出现这个错误:Error:(vsim-3601) Iteration limit reached at time 55445 ns.翻译一下,就是,在55445ns的时候,超出了迭代的限制。一般modelsim的迭代限制为5000次。可以看到,默认的设置为5000次一般认为出现这种错误,是因为在代码里面出现了回环,通常是组合原创 2015-05-26 21:24:09 · 32884 阅读 · 7 评论 -
Modelsim 一个错误记录: # ** Error: (vsim-3601) Iteration limit reached at time 29605 ns.
# ** Error: (vsim-3601) Iteration limit reached at time 29605 ns.表示: 在运行的过程中,有一个迭代的次数超过限制了。网上有说: Simulate -> Runtime Option Iteration Limit 改大,这个值默认是 5000, 一般 5000 还有问题,那就是别的问题了。例如:always转载 2015-05-26 21:30:57 · 9544 阅读 · 0 评论 -
quartusII综合报错(Error (10028): Can't resolve multiple constant drivers for net "txd_cnt[3]")
出现这个错误的原因在于,在不同的always逻辑块中,对同一个reg变量进行了赋值。在多个alwasy逻辑块同时并行工作的时候,会出现冲突。解决的办法就是,对于一个变量,只在一个always块中,进行赋值。例如我的代码中,分别有2个always块,内部分别对同一个变量进行的赋值smp_cnt,txd_cnt,txd_state;在另外一个always中同样赋值在不同原创 2015-05-27 15:06:29 · 60852 阅读 · 3 评论 -
quartusII综合报错(Error (10133): Verilog HDL Expression error at lcd_display_wsfeng.v(37): illegal part)
quartusII综合报错(Error (10133): Verilog HDL Expression error at lcd_display_wsfeng.v(37): illegal part)Error (10133): Verilog HDL Expression error at lcd_display_wsfeng.v(37): illegal part select of un原创 2015-05-28 21:42:31 · 5850 阅读 · 0 评论 -
quartusII报错(Error (10170): Verilog HDL syntax error at sdram_control.v(152) near text "'h"; expect)
Error (10170): Verilog HDL syntax error at sdram_control.v(152) near text "'h"; expecting ";"对于.v文件内部定义的参数parameter 在引用的时候要带`号;例如:定义的parameter如下parameter asize=23; //总地址宽度;parameter dsize=1原创 2015-06-01 11:12:50 · 107423 阅读 · 0 评论 -
quartus II 报错(Error (10839): Verilog HDL error at sdram_params.v(30): declaring global objects is a)
Error (10839): Verilog HDL error at sdram_params.v(30): declaring global objects is a SystemVerilog feature///////////////////////////////////////////////////////////////////////////////////////////原创 2015-06-01 11:07:16 · 22280 阅读 · 4 评论 -
求教,为何同一个模块,单独仿真有输出,和别的模块一起仿真就没有输出呢?
为何我写了一个模块,单独仿真的时候,有输出,但是把它和别的模块一起仿真是,没有输出呢?明明一直都是有输入的啊单独仿真的输入输出:和别的模块一起仿真的时候,就成红色,没有输出了: 可能是什么回事呢,单独仿真和联合仿真,输入口都是有数据的啊原创 2015-05-24 21:29:44 · 1215 阅读 · 4 评论 -
quartusII中用Verilog实现移位的几种方式
在Verilog中实现一个去除直流的模块,其中输入的数据,分两路:一路进入4096的延迟连,进行延迟;另一路进入4096点的求和,右移除以4096的取平均值模块;最后将延迟后的输入点,减去均值,即为去除直流后的值。延迟方法(1):采用延迟方法(2):采用integer配合FOR语句,行数比较少,但是integer不能综合,只能用来仿真。延迟方法(3)采用一维寄存原创 2015-05-26 11:28:38 · 12909 阅读 · 0 评论