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在设计的功能仿真时，ModelSim需要知道这些元件或IP的仿真模型。而且即使我们的设计没有直接使用Xilinx预先提供的元件或IP，在进行时序仿真的时候，ModelSim仍然需要知道Xilinx FPGA内部元件的仿真模型。因此，根据ModelSim仿真库的策略，我们可以将Xilinx提供的HDL仿真模型编译成一个资源库，这样我们在作不同的设计的时候，就可以直接使用相同的资源库.  

http://www.csit-sun.pub.ro/ise/Mentor_Graphics/

# ** Error: (vsim-3601) Iteration limit reached at time 29605 ns.表示： 在运行的过程中，有一个迭代的次数超过限制了。网上有说： Simulate -> Runtime Option  Iteration Limit 改大，这个值默认是 5000， 一般 5000 还有问题，那就是别的问题了。例如：always

有时候在用modelsim做仿真的时候，会出现这个错误：Error:(vsim-3601) Iteration limit reached at time 55445 ns.翻译一下，就是，在55445ns的时候，超出了迭代的限制。一般modelsim的迭代限制为5000次。可以看到，默认的设置为5000次一般认为出现这种错误，是因为在代码里面出现了回环，通常是组合

出现这个错误的原因在于，在不同的always逻辑块中，对同一个reg变量进行了赋值。在多个alwasy逻辑块同时并行工作的时候，会出现冲突。解决的办法就是，对于一个变量，只在一个always块中，进行赋值。例如我的代码中，分别有2个always块，内部分别对同一个变量进行的赋值smp_cnt,txd_cnt,txd_state;在另外一个always中同样赋值在不同