FPGA
文章平均质量分 73
傲慢的绅士
这个作者很懒,什么都没留下…
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关于FPGA中锁存器的生成:if语句和case语句的完整性影响
刚入门FPGA,学习Verilog语言编写代码,总听别人说要规范写代码的习惯,其中一个就是if…else以及case语句,需要些完整,比如if后必须有else,case语句最好有default,不然会产生意想不到的锁存器,一直不明白锁存器是个什么东西,直到看见网上别人的一篇文章猜明白,在此自己重写一遍,以加深自己的印象,正文如下:数字电路中应避免产生不必要的锁存器 Latch锁存器(Latch)是数字逻辑电路中很重要的一种基本电路,常见的锁存器包括三个端口:数据输入口、数据输出口、使能端。当使能端为高电原创 2021-07-05 11:19:24 · 2158 阅读 · 0 评论 -
FPGA时钟约束参数介绍,更新中。。。
FPGA时钟约束参数介绍,更新中。。。FPGA中的几个基本的重要的时序分析参数:fMAX(最大时钟频率):在不违背内部建立时间tsu和保持时间th要求下可以达到的最大时钟频率;tSU(时钟建立时间):在寄存器的时钟信号已经在时钟引脚建立之前,经由数据或者使能输入而进入寄存器的数据必须在输入引脚出现的时间长度;(equation:tsu<=tclk-tdelay_max_in)tH(时钟保持时间):在寄存器的时钟信号已经在时钟引脚建立之后,经由数据输入或者使能输入而进入寄存器的数据必须在输入引脚原创 2020-11-12 16:21:46 · 582 阅读 · 0 评论 -
modelsim仿真系列之基于ISE的独立进行后仿真(三)
绪论关于modelsim进行独立仿真Xilinx的IP核,我前边博客已经详细说明,不知道的可以看去看看有基础了再往下看。我把自己的一个时钟倍频和时序仿真工程下载链接附在这:第一步 ISE管脚约束还以前边博客所写的基于XC7A100T(484pin)的时钟倍频为列说明。例子工程里只有三个信号:输入时钟clk_in,输入复位rst_n和输出时钟clkout。然后把这三个信号连接到对应的引脚...原创 2019-11-20 22:42:07 · 2077 阅读 · 1 评论 -
modelsim仿真系列之基于ISE的IP核的独立仿真(二)
第一步 编译Xilinx的IP核在开始菜单Xilinx文件夹中选择Simulation Library Compilation这个工具:仿真器编译工具,如下图1所示,图1:打开仿真器编译工具后,进行如下图2所示的配置,操作步骤按图进行配置图2:第2步中看自己系统选择,一般都选64位,第3步是modelsim软件的启动路径,然后第4步后,紧接着在下图3中选择第一项:Both VHD...原创 2019-11-19 23:48:18 · 2972 阅读 · 6 评论 -
modelsim仿真系列之与ISE联合仿真方法(一)
Modelsim与ISE联合仿真方法标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导...原创 2019-11-18 22:11:15 · 4243 阅读 · 0 评论