modelsim仿真系列之基于ISE的独立进行后仿真(三)

绪论

关于modelsim进行独立仿真Xilinx的IP核,我前边博客已经详细说明,不知道的可以看去看看有基础了再往下看。
我把自己的一个时钟倍频和时序仿真工程放在这里:
例子

第一步 ISE管脚约束

还以前边博客所写的基于XC7A100T(484pin)的时钟倍频为列说明。
例子工程里只有三个信号:输入时钟clk_in,输入复位rst_n和输出时钟clkout。然后把这三个信号连接到对应的引脚上,管脚约束通过打开PlanAhead这个工具进行约束,如下图1所示为打开方式
图1

管脚约束时把clk_in连接到焊盘时钟专用引脚上,一般标有SRCC功能的都没问题,不然综合时会出错。比如我的如下图2所示的。
图2

第二步 ISE生成仿真所需延时文件

双击如下图3所示的工具,可以生成仿真所需文件
图3

如果没有报错的话,则前边变为对勾,然后在工程文件夹内生成一个名为netgen的文件夹,打开可以看到有一个名叫par的文件夹,再进去可以看到有三个文件:如下图4所示:
图4

后缀名.sdf的文件就是延时文件,时序信息就在里面。

第三步 modelsim新建仿真工程

1、添加仿真需要的文件
需要的文件如下图5所示,添加的文件可以不用拷贝到仿真工程文件夹内,路径对就行
图5

2、仿真工程配置文件配置
(1)Design设置
图6

(2)Libraries设置
图7

(3)SDF设置(添加延时文件)
添加之前,需要把ISE生成的netgen这一文件夹整个拷贝到仿真工程文件夹下,不然直接添加仿真会出现错误,具体什么原因还在研究中。。。。。。
把netgen文件夹整个拷贝到仿真工程目录下后,进行以下操作
a、选择图8的add
图8

b、添加延时文件,如图9
图9

添加之后,手动输入图10中所示内容,test_tb是仿真文件模块名,uut是顶层文件在仿真文件内实列化的名。
图10

点击OK,SDF设置延时文件完毕。
最后选择save即可,接下来运行仿真。

第四步 运行仿真

时序仿真结果如图11所示
图11

对比行为仿真的波形图,如图12所示
图12

观察图11和图12的不同,可以看出行为仿真时,图12中的clk_in边沿和clkout边沿一直是对齐的,输入输出时钟同相位,但是进行时序仿真时,可以明显看到clk_inclkout的边沿一直错开那么一段时间,即输入输出时钟相位不同,clkout一直滞后于clk_in。因此此次仿真结果是成功的,比较真实的反映了在芯片上实际运行的情况。

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