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RSS订阅原创 2021-07-01
Quatus II与Modelsim 的联合仿真实验一、实验目的：（1）熟悉casez和casex语句;（2）了解循环语句（Verilog 包括四种类型的循环语句：for,while,repeat和forever);二、实验涉及语法：（1）casez和casex语句（2）循环语句三、实验内容：数学逻辑基础与Verilog设计（原书第三版）P375的两个实验四、实验代码:(1)module priority (W,Y,f);input [3:0]W;output reg [1:0]Y
2021-07-01 23:20:26
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原创 2021-06-30
期末实验二一、实验标题：流水线的使用二、实验目的：(1)进一步掌握行为级语法。(2)掌握流水线的设计思想和设计方法。(3)学会使用流水线改进设计。三、实验涉及语法（1）第4章行为级建模语法。（2）第7章可综合模型设计部分流水线的概念。四、实验内容：Verilog HDL（第二版）数字系统设计及仿真十一章实验5；五、实验代码：（1）module tbs51;reg [7:0] add1,add2;reg clock;reg add_cin;wire [7:0] add_sum;w
2021-07-01 00:06:46
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原创 2021-06-28
期末实验一一、实验标题：用非阻塞赋值编写Vrilog代码二、实验目的：运用Quaters II软件和Modelsim软件来进行联合仿真实验，更好地掌握操作方法的同时能够了解数字电路的相关知识。三、实验内容：课本（数字逻辑基础与Verilg设计）原书第三版 P155.5.42。四、实验代码：module example5_6(x1,x2,x3,Clock,f,g);input x1,x2,x3,Clock;output reg f,g;always @(posedge Clock)begin
2021-06-28 22:56:58
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原创 2021-06-28
期末实验三一、实验标题：参数化多数电路二、实验目的：运用Modelsim软件来进行仿真实验，更好地掌握操作方法的同时能够了解数字电路的相关知识。三、实验内容：VerilogHDL高级数字设计（第二版）P109、例5.30。四、实验代码：源代码：module tb_Majority();reg [7:0] data;wire y;Majority i1 (.Data(data),.Y(y));initialbegindata[7:0]=8’b00000000;#5 data[7:0]=
2021-06-28 21:58:35
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原创 2021-06-04
时序逻辑的测试模块一、实验目的：使用@来进行信号定位二、实验代码：module p2s(data_in,clock,reset,load, data_out,done);input [3:0] data_in;input clock, reset ,load;output data_out;output done;reg done;reg [3:0]temp;reg [3:0]cnt;always @(posedge clock or posedge reset )beginif(.
2021-06-04 20:24:42
47
原创 2021-06-04
Verilog HDL测试模块***一、实验目的：对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。二、实验代码：module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begindout=8’b1111_1111;ex=1’b1;endelse.
2021-06-04 20:16:31
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原创 2021-05-28
实验要求：用Modelsim进行ModelSim软件的仿真2.Modelsim的工程仿真流程图如下:3.实验内容：参考老师发的视频的代码，然后用Modelsim进行Modelsim的工程仿真实验原理代码图:4.实验工具：Modlsim软件、pc机。5.实验截图：6.实验代码:module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and(c1,a,b);
2021-05-28 22:15:05
35
原创 主从D触发器的门级建模
一.实验目的：使用软件Modelsim进行主从结构的D触发器实验。二.实验电路图：三.实验原理代码图1：2.四.实验截图:五.实验结果截屏：
2021-05-28 22:00:59
217
原创 2021-05-21
**建立一个2-4译码器的门级模型**一、实验目的了解2-4译码器原理以及2-4译码器的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。module DEC2x4 (Z,A,B,Enable );output [3:0] Z;input A,B,Enable;wire Abar,Bbar;notnot0 (Abar,A),not1 (Bbar,B);nandnand0(Z[3],Enable,A,B),nand
2021-05-21 20:31:20
49
原创 2021-05-07
标题：Verilog与Modelsim联合仿真1.实验目的：掌握Modelsim。2.实验内容：使用Modelsim就行仿真。3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。4.实验操作截图如下：（1）（2）（3）（4）（5）（6）...
2021-05-07 22:30:02
29
原创 2021-03-16
利用quatus II对逻辑电路的原理图和代码进行编译以及仿真**一、首先打开桌面下载好的quatus,新建一个工程（步骤：file new-block diagram/shematic file,点击ok即可）**二、开始建立逻辑电路（1）在打开的窗口找到如下图的标志；（2）在弹出的窗口选择：文件夹-primitives-logic or pin ,选择and2(double)、not、or2、input(three)、output,如图：（3）连接线路并保存，如图：（4）原理图的编译及
2021-03-16 00:50:39
39
空空如也
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