2021-06-28

期末实验一

一、实验标题：用非阻塞赋值编写Vrilog代码
二、实验目的：运用Quatus II软件和Modelsim软件来进行联合仿真实验，更好地掌握操作方法的同时能够了解数字电路的相关知识。
三、实验内容：课本（数字逻辑基础与Verilg设计）原书第三版 P155.5.42。
四、实验代码：
module example5_6(x1,x2,x3,Clock,f,g);
input x1,x2,x3,Clock;
output reg f,g;
always @(posedge Clock)
begin
f<=x1&x2;
g<=f|x3;
end
endmodule
五、实验步骤：
（1）首先把代码提前写在记事本当中，打开我的电脑在D盘当中新建一个以代码为名称的文件夹；

（2）在电脑桌面打开Quatus II软件，然后点击New Project Wizard;

(3)点击后面选项，选择在D盘新建的文件后，点击选择文件夹，再在下面两项写上文件的名称，点击next;

（4）在Target device当中选择第二项，next后点开当前窗口的第二列的第三排当中选择modelsim,点开file——new——Verilog HDL File——Ok;

（5）在先前的记事本当中找到已经编辑好的代码，并将其复制粘贴在上面并保存，然后点击运行；

（6）运行后显示代码正确后，点击Assigntment—simulation—nativelink setting,点击第二项Test Benches—new—test bench name当中填写文件名称，Add选择文件两次后点击ok；

（7）点击运行，进行联合仿真，点击example5_6弹出Wave-Default后进行全选，单击鼠标右键找到clock，然后进行数据改写，再点击运行就有仿真的结果；

六、实验视频链接：
【用非阻塞赋值编写Verilog代码-哔哩哔哩】https://b23.tv/wkJXnH