2021-07-01

Quatus II与Modelsim 的联合仿真实验

一、实验目的：
（1）熟悉casez和casex语句;
（2）了解循环语句（Verilog 包括四种类型的循环语句：for,while,repeat和forever);
二、实验涉及语法：
（1）casez和casex语句
（2）循环语句
三、实验内容：
数学逻辑基础与Verilog设计（原书第三版）P375的两个实验
四、实验代码:
(1)
module priority (W,Y,f);
input [3:0]W;
output reg [1:0]Y;
output f;
assign f=(W!=0);
always @(W)
begin
casex (W)
'b1xxx: Y= 3;
'b01xx: Y= 2;
'b001x: Y= 1;
default: Y=0;
endcase
end
endmodule

(2)
module ripple(carryin,X,Y,S,carryout);
parameter n =4;
input carryin;
input [n-1:0]X,Y;
output reg [n-1:0]S;
output reg carryout;
reg [n:0]C;
integer k;
always @(X,Y,carryin)
begin
C[0]= carryin;
for (k=0;k<=n-1;k=k+1)
begin
S[k]=X[k]^ Y[k]^ C[k];
C[k+1]=(X[k]&Y[k])|(C[k]&X[k])|(C[k]& Y[k]);
end
carryout = C[n];
end
endmodule

五、实验步骤：
（1）首先在我的电脑（D盘当中建立一个以代码为名称的新文件夹）,打开 Quatus II软件；

（2）在电脑桌面打开Quatus II软件，然后点击New Project Wizard;

（3）点击后面选项，选择在D盘新建的文件后，点击选择文件夹，再在下面两项写上文件的名称，点击next;

（4）在Target device当中选择第二项，next后点开当前窗口的第二列的第三排当中选择modelsim,点开file——new——Verilog HDL File——Ok;


（5）在先前的记事本当中找到已经编辑好的代码，并将其复制粘贴在上面并保存，然后点击运行来保证代码的正确性；


（6）运行后显示代码正确后，点击Assigntment—simulation—nativelink setting,点击第二项Test Benches—new—test bench name当中填写文件名称，Add选择文件两次后点击ok；


（7）点击运行，进行联合仿真，点击priority弹出Wave-Default后进行全选，单击鼠标右键找到clock，然后进行数据改写，再点击运行就有仿真的结果；




六、实验视频链接：

【Quatus II与Modelsim联合仿真实验-哔哩哔哩】https://b23.tv/PN5UIU