2021-06-28

期末实验三

一、实验标题：参数化多数电路
二、实验目的：运用Modelsim软件来进行仿真实验，更好地掌握操作方法的同时能够了解数字电路的相关知识。
三、实验内容：VerilogHDL高级数字设计（第二版）P109、例5.30。
四、实验代码：
源代码：module tb_Majority();
reg [7:0] data;
wire y;
Majority i1 (.Data(data),.Y(y));
initial
begin
data[7:0]=8’b00000000;
#5 data[7:0]=8’b11010011;
#5 data[7:0]=8’b11010100;
#5 data[7:0]=8’b11010101;
#5 data[7:0]=8’b11010110;
#5 data[7:0]=8’b11010111;
#5 data[7:0]=8’b11011000;
#5 data[7:0]=8’b11011001;
#5 data[7:0]=8’b11011010;
#5 data[7:0]=8’b11011011;
#5 data[7:0]=8’b11011100;
#5 data[7:0]=8’b11011101;
#5 data[7:0]=8’b11011110;
#5 data[7:0]=8’b11011111;
#5 data[7:0]=8’b11100000;
#20 $stop;
end
endmodule

测试代码：module Majority #(parameter size=8,max=3,majority=5)(
input [size-1:0] Data,
output reg Y
);
reg [max-1:0] count;
integer k;
always@(Data)begin
count=0;
for(k=0;k<size;k=k+1)begin
if(Data[k]==1)count=count+1;
end
Y=(count>=majority);
end
endmodule
五、实验步骤：
（1）首先把代码提前写在记事本当中；
（2）打开Modelsim软件，file——new——project,确定建立项目；

（3）点击compile——compile all——Simulate——Start Simulation;

(4)找到Optimization Option点开，选择第三个选项，点add——work——majority;

(5)点完ok后再点开弹窗的work——majority——ok后弹出仿真窗口；


（6）在仿真窗口点击Majority后出现Wave-Default项目，打开项目并将多余的数据删除，全选剩下的项目并单击鼠标右键，点击clock,进行数据改写；

（7）点击运行后，把项目打开就可以看到完整的实验仿真结果；

六、实验视频链接：
【参数化多数电路-哔哩哔哩】https://b23.tv/2C1AEM