数字ic设计流程以及相关工具

数字ic设计流程及相关工具

我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍，分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时，所使用的软件工具也有相同和不同的。

数字Asic设计流程前端到后端使用工具

在验证算法时一般使用C语言或者verilog来对系统算法进行建模，使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。
算法验证完成之后，需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述，并且对其进行功能仿真验证。在该阶段可以使用的工具有很多，常用的有Active—HDL、Mentor的Modelsim系列软件和QuestaSim系列（前者使用三个核进行仿真，后者使用一个核，因此后者可以对不同语言环境下的描述进行混合仿真）。

综合

完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库，对前面得到的表述一定功能的代码进行综合，得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中，要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求，同时也要注意综合报告中所给出的违反约束的各个信息，并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。

布局布线

做完综合之后，利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。

后仿

自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有AVANTI的STAR-RC和Cadence的DRECULA或Diva，两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图，来对自动布局布线得到的版图中不满意的地方进行修补。
寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取，然后利用所提取的时序参数在底层网表中反标进行后仿真，观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成，不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT，而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多，比如Modelsim和Nclaunch（NC主要针对大型系统，而Modelsim则主要是针对小的设计，因为前者的工作平台是工作站后者是PC）