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原创 数字IC设计 FPGA——再谈乘法器设计(使用Verilog 原语 LUT 进行四位乘法器设计)
数字IC设计 FPGA——再谈乘法器设计(使用Verilog 原语 LUT 进行四位乘法器设计)乘法器同加法器一样,在数字信号的各种算法中被频繁的使用,并且对于整个系统的速度的影响是很大的。那么如何实现快速高效的乘法器关系着整个系统的运算速度和资源效率最大化的利用。乘法操作分为有符号操作和无符号操作两大类,无符号操作相对于一、乘法器架构1. 乘法器2. 乘法器结构二、乘法器的 Verilog 原语设计2. Verilog代码3. RTL结构图4. 仿真结果如下:5. 综合之后资源的利用
2019-11-06 17:30:44 10603 3
原创 数字IC设计 FPGA——再谈加法器设计(使用Verilog 原语 进行四位加法器设计)
数字IC设计 FPGA——再谈加法器设计(使用Verilog 原语 进行四位加法器设计)前面介绍了关于xilinx FPGA CLB的基本原理和结构,以及如何使用原语进行设计一、基于LUT3的四位加法器设计对于generate语句块,这是Verilog 2001语法中新增的语法,但需要注意generate-for语句:二、基于LUT5的四位加法器设计利用LUT3设计四位加法器的资源利用及延迟情况对于上面利用LUT3来设计加法器的情况,无论是资源使用情况还是延迟都两级形成四位全加器的资源利用和延迟
2019-11-02 11:19:41 8473
AXI4中文翻译详细资料.zip
2020-12-10
Tsuprem2004.09.zip
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medici.zip
2019-05-25
MOSFET Modeling & BSIM3 User's Guide,英文版,程玉华,胡正明著
2018-12-19
verilog硬件描述语言
2018-12-06
空空如也
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