MIPI D-PHYv2.5笔记（11） -- 高速时钟传输（High-Speed Clock Transmission）

        声明：作者是做嵌入式软件开发的，并非专业的硬件设计人员，笔记内容根据自己的经验和对协议的理解输出，肯定存在有些理解和翻译不到位的地方，有疑问请参考原始规范看

        在High-Speed模式中，Clock Lane提供了一个低摆幅（low-swing）、差分DDR时钟信号，此信号从Master到Slave，用于为高速数据传输提供时钟信号。时钟信号关于Forward Direction中的Data Lane上的位切换序列（toggling bit sequence）有正交相位，并且在一次burst的第一个被传输的bit的中心点有一个上升沿（此描述请参考规范原文Section 6.7，作者理解可能并不到位）。

        一个Clock Lane和一个单向Data Lane是类似的，但时序上有部分差异，并且Clock Lane传输的是High-Speed DDR时钟信号，而非数据位。另外，对于Clock Lane而言，Low-Power和Alternate Low-Power模式的功能定义和Data Lane也不相同。Clock Lane是单向的，因此不会包含Escape Mode功能。ULPS能通过一个特殊的进入序列来支持，这个序列使用了LP模式里的LP-Rqst状态、或者ALP模式里的HS-Zero/HS-Trail序列。高速时钟传输的起始点和退出点，是LP的Stop状态或ALP模式的ALP Stop状态。

        Clock Lane模块由协议层（Protocol）通过Clock Lane PPI接口所控制。协议层只能在所有Data Lane都没有活动的（active）高速传输的时候停止Clock Lane。

        如果Clock Lane处于Low-Power模式，Data Lane的高速数据传输的启动时间（start-up time）会被延长。这种情况下，在Transmit Request被处理之前，Clock Lane要先回到High-Speed操作模式。下面来看看LP和ALP操作中时钟的传输过程。

Low-Power Mode

        高速时钟信号在最后一个Data Lane切换到Low-Power模式之后，要保持运行周期，并且以一个HS-0状态结束。下表展示了这个过程：

 图1 Procedure to Switch Clock Lane to Low-Power Mode

 图2 Procedure to Initiate High-Speed Clock Transmission

 图3 Switching the Clock Lane between Clock Transmission and Low-Power Mode

         

 图4 High-Speed Clock Transmission State Machine

 

  图5 Description of High-Speed Clock Transmission State Machine

 Alternate Low-Power Mode

        ALP模式中，高速时钟信号在最后一个Data Lane切换到ALP Stop状态之后，要继续保持运行周期。在Clock Lane切换到ALP Stop状态之前，Clock Lane要以一个HS-1 Trail周期来结束。要恢复通信，Clock Lane要是第一个唤醒的Lane，并且在Data Lanes被允许退出ALP Stop状态之前，需要提供一个稳定的高速时钟，其周期为。

 图6 Switching the Clock Lane Between Clock Transmission and ALP Mode