FPGA时序分析：建立时间与保持时间（二）

保持时间对应数据结束时的时间。

数据结束时间 = 数据实际到达时间 + Tcycle = Tclk1 + Tco + Tdata + Tcycle
建立时间门限 Tsu：数据到来的时间起码要比上升沿到来的时间提早一个Tsu。
保持时间门限Th：采样沿到来之后数据还需要最小的保持稳定的时间。


保持时间余量 = 数据保持时间 - 要求结束时间
Hold Slack = Tcycle + Tclk1 + Tco + Tdata - (Tcycle + Tclk2 + Th) = Tclk1 + Tco +Tdata - Tclk2 - Th

接下来对应vivado工程实现之后的结果，Open Implemented Design：


setup是延时最大的情况slow corner，就是Tdata最大值。

Hold是延时最小的情况fast corner，Tdata最小值。

建立时间门限值为负的，对应的保持时间门限值为正的。
保持时间余量 = 实际结束时间1.834 - 要求时间 1.631 = 0.203ns

如上图，添加时钟约束，时钟选8ns，上升沿时间自动变为4ns。管脚一定要绑定正确，寄存器分布的位置才是合理的，满足设计要求的。约束时钟的意义就是告诉布线的工具合理的布线满足时序的要求。