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喜米苏
FPGA、深度学习领域
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AXI总线有哪几种?有什么区别?
总线是一组传输通道,是各种逻辑器件构成的传输数据的通道,一般由由数据线、地址线、控制线等构成。 接口是一种连接标准,又常常被称之为物理接口。 协议就是传输数据的规则。AXI 总线ZYNQ 有三种 AXI 总线:(A)AXI4:(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大 256 轮的数据突发传输;(B)AXI4-Lite:(For simple, low-thro..原创 2021-07-28 11:38:12 · 1605 阅读 · 0 评论 -
FPGA时序分析:建立时间与保持时间(二)
保持时间对应数据结束时的时间。数据结束时间 = 数据实际到达时间 + Tcycle = Tclk1 + Tco + Tdata + Tcycle建立时间门限 Tsu:数据到来的时间起码要比上升沿到来的时间提早一个Tsu。保持时间门限Th:采样沿到来之后数据还需要最小的保持稳定的时间。保持时间余量 = 数据保持时间 - 要求结束时间Hold Slack = Tcycle + Tclk1 + Tco + Tdata - (Tcycle + Tclk2 + Th) = Tclk1 + Tco +T原创 2021-07-18 15:53:48 · 678 阅读 · 0 评论 -
FPGA时序分析:建立时间与保持时间(一)
采样沿到达数据开始的位置,称为建立时间。理想情况下,建立时间为一个时钟周期。采样沿到达数据结束的位置,称为保持时间。建立时间为整个时钟周期,采样沿和数据起始位置的差值,建立时间最大值,保持时间为0。采样沿和数据起始位置对齐,保持时间最大值,这种现象称为沿打沿。上升沿到达数据起始位置和上升沿到达数据结束位置,保持一个平衡的状态,使得建立时间和保持时间是一个平衡。如果建立时间越大,保持时间就越小,那么保持时间越大,建立时间就越小。数据实际到达时间Data arrival time = Tclk1原创 2021-07-18 14:47:54 · 1555 阅读 · 0 评论 -
DDR3 MIG核出现[DRC NSTD-1] Unspecified I/O Standard
对应Block Design的mig_7series_0里DDR3_dqs_n的位宽与.v文件里的不匹配。原创 2021-07-08 11:05:02 · 2530 阅读 · 0 评论 -
Airhdl生成寄存器导入vivado BD中报错
首先,在Airhdl生成寄存器后下载这两个文件:在vivado添加文件时报错:发现是user2reg的原因,找到位置,把这两注释掉:在其他编辑器里打开下载好的Yolo_v4_regs_pkg.vhd,把包含user2regs.xxx或regs2user.xxx后的端口信息复制到Yolo_v4_regs.vhd的port位置,注意还需要添加 in 和 out (根据需要选择输入输出端口在相应位置)。之后把Yolo_v4_reg...原创 2021-06-30 11:04:16 · 258 阅读 · 0 评论 -
AXI4-Stream Interconnect模块的使用
显示AXI4-Stream互连核心框图。 在AXI4-Stream互连中,AXI4-Stream交换机核心路由从接口(SI)和主接口(MI)之间的通信。 在连接SI或MI到交换机的每一条路径上,一个可选的AXI4-Stream基础设施核心(耦合器)系列可以执行各种转换和缓冲功能。 两个耦合器包括:AXI4-流寄存器切片、AXI4-流数据FIFO、AXI4-流时钟转换器、AXI4-流数据宽度转换器和AXI4-流协议转换器。可以将AXI4-Stream互连核心配置为多达16个从接口(SI)和多达16个主接口.原创 2021-01-14 09:28:10 · 6513 阅读 · 0 评论 -
AXI4-Stream Data Width Converter模块的使用
Data Width Converter模块的使用:Data Width Converter模块用来改变数据输入输出位宽大小,共写入256bit数据,读取32bit数据时从低位依次读出。上图为AXI4-Stream Data Width Converter的IP核参数配置,输入数据32bytes,输出4bytes。从仿真结果可以看出,s_axis_tvalid信号为高,当s_axis_tready拉高后,开始写入数据,同时m_axis_tvalid被拉高,当m_axis_tready与m_axis_t原创 2021-01-05 17:28:32 · 8324 阅读 · 0 评论 -
AXI4-STREAM DATA FIFO
AXI4-STREAM DATA FIFO的学习第一次使用这个IP核,fifo配置图如下:(first in first out)vivado版本为2019.2Component Name:器件名字FIFO depth:FIFO的深度,可以在16到32768之间变化,具体情况视情况而定,但要是2的n次幂。Enable packet mode:使能包模式:此项设定需要TLAST信号被使能。FIFO的操作在包模式下被修改为存储传送的数据,直到TLAST信号被响应。当TLAST信号被响应或者FIFO满了原创 2020-10-27 09:38:20 · 3540 阅读 · 0 评论