FPGA时序分析：建立时间与保持时间（一）

最新推荐文章于 2024-07-13 10:01:21 发布

喜米苏

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分类专栏： vivado 文章标签：人工智能 fpga

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采样沿到达数据开始的位置，称为建立时间。理想情况下，建立时间为一个时钟周期。采样沿到达数据结束的位置，称为保持时间。
在这里插入图片描述
建立时间为整个时钟周期，采样沿和数据起始位置的差值，建立时间最大值，保持时间为0。

采样沿和数据起始位置对齐，保持时间最大值，这种现象称为沿打沿。

上升沿到达数据起始位置和上升沿到达数据结束位置，保持一个平衡的状态，使得建立时间和保持时间是一个平衡。如果建立时间越大，保持时间就越小，那么保持时间越大，建立时间就越小。
在这里插入图片描述
数据实际到达时间Data arrival time = Tclk1 + Tco + Tdata

数据没办法被寄存器稳定的锁存，可能会产生亚稳态，数据出错。
数据要求到达时间Data Require time = Tcycle + Tclk2 -Tsu
建立时间的余量：数据要求到达的时间和实际到达的时间差值
Setup Slack = Tcycle + Tclk2 - Tsu - ( Tclk1 + Tco + Tdata)

在这里插入图片描述

接下来对应vivado工程实现之后的结果，Open Implemented Design：

在这里插入图片描述
这一点到目的端点连接了两个，fanout=2

在这里插入图片描述
源时钟路径就是tclk1，然后进入到IBUF缓冲器，增加驱动能力。
然后mark一下IBUF，打开device就可以看到：

上图表示IBUF走线的延迟。

Tco，数据到达时间

采样沿8ns，源时钟取最大值，目的时钟取最小值
要求到达时间11.695 - 实际到达时间5.634 = 6.061ns