SystemVerilog
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Systemverilog inside匹配规则
本文介绍SystemVerilog中inside的匹配规则原创 2024-02-19 14:08:58 · 529 阅读 · 0 评论 -
SystemVerilog中数组内置函数sum()的一个注意点
本文介绍SystemVerilog中数组内置函数sum()的一个注意点原创 2024-01-20 21:49:06 · 705 阅读 · 0 评论 -
如何写出性能更高的SystemVerilog代码
本文旨在帮助大家降低在编码过程中写出低性能和耗内存的概率。原创 2023-07-22 12:00:23 · 490 阅读 · 1 评论 -
详解SystemVerilog中time slot的调度
本文讲一下SystemVerilog的time slot里的regions以及events的调度,这一块是理解SystemVerilog语言调度机制的重点和难点。原创 2023-07-05 08:17:05 · 1108 阅读 · 1 评论 -
聊聊Systemverilog中的function in constraints
本文介绍Systemverilog中的function in constraints以及使用注意事项。原创 2023-06-16 22:48:38 · 1230 阅读 · 0 评论 -
Systemverilog中的Driving Strength讲解
本文章讲解在systemverilog中,driving strength(驱动强度)如何对net类型的建模更加精确。原创 2023-06-11 21:47:58 · 2167 阅读 · 0 评论 -
Systemverilog中Constrained random value generation的记录
本文记录了systemverilog中随机数生成的一些笔记。原创 2023-04-10 21:14:58 · 1664 阅读 · 0 评论 -
Systemverilog中Assertions的记录
本文记录了Systemverilog中Assertions的一些知识点。原创 2023-04-10 10:25:59 · 1854 阅读 · 0 评论 -
Systemverilog中interprocess间synchronization和communication的记录
本文记录了Systemverilog中interprocess间synchronization和communication。原创 2023-04-10 09:52:46 · 832 阅读 · 0 评论 -
Systemverilog中Clocking blocks的记录
本文记录了Systemverilog中Clocking blocks的一些用法原创 2023-04-09 22:11:24 · 2117 阅读 · 0 评论 -
Systemverilog中operators和expression的记录
本文记录了Systemverilog中operators和expression的一些知识点。原创 2023-04-09 21:27:29 · 1204 阅读 · 0 评论 -
Systemverilog中processes的记录
本文记录了systemverilog中processes的知识点。原创 2023-04-08 09:37:05 · 987 阅读 · 0 评论 -
Systemverilog中array的记录
本文记录systemverilog中array类型。原创 2023-04-08 09:27:55 · 462 阅读 · 0 评论 -
Systemverilog里data type的记录
本文整理了systemverilog里关于data type的一些记录原创 2023-04-08 08:13:56 · 857 阅读 · 0 评论 -
Systemverilog里class类型的记录
本文整理了几个systemverilog语言里class的知识点原创 2023-04-08 08:10:32 · 694 阅读 · 0 评论 -
Systemverilog覆盖率的合并和计算方式
本文讲述了systemverilog语言中覆盖率的计算方式,以及覆盖率收集和合并方式原创 2023-02-25 20:06:43 · 1585 阅读 · 0 评论 -
随机数和赋值位宽转换
随机数和赋值位宽转换原创 2023-02-05 20:08:17 · 618 阅读 · 0 评论 -
SystemVerilog与功能验证
芯片验证与systemverilog原创 2019-11-25 21:55:25 · 9310 阅读 · 0 评论 -
SystemVerilog Assertion断言学习
1、何为断言,有何作用 断言是一种描述性语言,用于描述设计的属性(property),可以完美地描述时序相关的状况。如果允许的设计属性不符合我们的期望,则断言失败;如果被禁止的设计属性发生,则断言失败。属性可以从设计的功能描述中推知,并被转换为断言(SVA)。断言通常又被成为监视器或检验器。原创 2019-09-28 21:45:40 · 6293 阅读 · 0 评论