Systemverilog inside匹配规则

Systemverilog支持集合操作符inside，有时合理使用inside操作，可以使得编码更为高效和简洁。inside操作符可以方便的比较一个数值、多个可能值或连续区间值之间的关系。它的语法格式为：

inside_expression ::= expression inside { open_range_list }

open_range_list可以是单个取值的列举，也可以是使用[a:b]表达的范围，或者unpacked数组，或者几者的混用组合。open_range_list的值可以重复，所以单个取值和范围取值可以有重叠的。如果[a:b]中左边的值大于右边的值，那么该range会被认为时无效的，没有包含任何value。

例子如下：

int array [$] = '{3,4,5};

if ( ex inside {1, 2, array, [10:12} ) ... // same as { 1, 2, 3, 4, 5, 10, 11, 12}

inside操作符会将左边expression的值与右边open_range_list里的值逐一比较，如果找到匹配的值，返回1，反之返回0。那么inside是如何判断两个值是否相等的呢？我们可以先来看一下systemverilog里支持的三种值比较操作符。

• Logical equality：==, !=，该运算符中如果运算数包含有x/z态，那么结果就是x态。只有在两边的bit都不包含x/z态&#