安装TimeGen波形绘图软件

       画波形图，是绝大多数的教学体系中对FPGA初学者最为推荐的学习方法，其实这种方法在后续项目工作当中FPGA工程师也会经常使用，当然大家可能之前会看到各类的文章博客、书籍教材、培训机构等等很多介绍说要根据硬件结构来进行RTL设计，当然这个说法本身并没有任何错，但是由于初学者，甚至一些工作过几年的FPGA工程师并没有这种很深刻的硬件思维概念，其本身也不易想象和理解，所以导致按照这种硬件结构来设计RTL代码的方式在学习实践以及工程应用当中效果并不好。

       经过一路痛苦艰难的学习摸索和工作积累，笔者非常建议大家先把需要设计的电路的波形绘制出来，然后根据波形描述出对应电路的时序逻辑，接着再进行代码或者电路层面上的优化精简，这种循循渐进的方法对于大部分人都更好接受、更好理解。同时这类绘制波形软件也有很多，可以使用Visio画图、VSCode编辑器下的插件或者TimeGen软件等来绘制。

      在往后的两篇“FPGA基础知识”专栏中，笔者会和大家一起去安装并实践TimeGen波形绘图软件，分析绘制不同场景的时序逻辑图再用Verilog语言描述出对应的代码，其内容大概分配为：在第一篇博客中绘制六个基本模型下的时序逻辑图，掌握Gvim编译器下计数器模板通用的使用方法；在第二篇博客中结合三个经典的实际案例，用TimeGen去绘制时序逻辑图，掌握Gvim编译器下计数器和状态机模板交互使用的技巧，同时相信大家通过这两篇博客的学习和实践之后，在FPGA的技术方面可以得到较大程度上的提高，笔者也会尽力把一些晦涩难理解的地方讲得通俗易懂，让大家更容易理解消化。

     大家请单击TimeGen3.1安装包的.exe程序，会依次弹出图1和图2所示的界面，即为TimeGen3.1的安装向导界面和自定义TimeGen3.1的安装路径界面，我们在自定义好TimeGen3.1的安装路径后，一路next即可安装完毕，破解方法见安装包下的.txt文件，安装包的下载链接放在了前面的博客，链接如下：

https://blog.csdn.net/wandou0511/article/details/123462593?spm=1001.2014.3001.5501

 图1 TimeGen3.1的安装包

 图2 TimeGen3.1的安装向导界面

图3 自定义TimeGen3.1的安装路径界面

TimeGen软件的基本使用方法

       笔者也用过Visio和VSCode编辑工具中的DrawIO插件来绘制预期的波形时序逻辑图，但是说真的比较起来，TimeGen软件可以说就是为专门绘制FPGA时序波形而生的，因为它画图高效准确，简单容易上手，所以笔者把这款软件推荐给大家，这里简单为大家介绍一下这个绘图软件的使用方法，我们按照图4中的标号逐一介绍。

1. 绘制一个时钟clk信号波形；

2. 绘制一个位宽为一位sig信号波形；

3. 绘制一个位宽为多位bus信号波形；

4. 全局缩小扩大整个绘图区域；

5. 划分bus信号波形；

6. 在各个波形信号上添加文字说明；

7. 省略波形信号标志；

 图4 TimeGen软件的操作界面

        如图5、6、7所示，我们在TimeGen软件下依次设置clk、sig、bus信号波形的绘图方式。为了让大家更快上手TimeGen这个软件，在这里也简单的说明下几个勾选项的意思，Ideal Transit代表勾选该选项，那么波形上升沿和下降沿都是理想化的方波；Rising Edge Arrow代表勾选该选项，那么波形的上升沿处会有箭头标识；Falling Edge Arrow代表勾选该选项，那么波形的下降沿处会有箭头标识；Lock Signal代表勾选该选项，那么波形就被锁住不能对其进行其他操作，从而防止误操作的发生；Active Low代表勾选该选项，那么波形的信号名称上就被标注了上滑线用以标识取反信号；Show Different代表勾选该选项，那么波形信号就会被虚线标注其相反电平的变化情况，大家可以实际去勾选这些选项尝试一下，一般来说，我们习惯于按照图5、6、7的方式来进行clk、sig、bus信号波形的绘图方式设置，根据实践经验这样设置会使得波形绘图的整体效果更加美观整齐。

 图5 TimeGen软件下设置clk信号波形

图6 TimeGen软件下设置sig信号波形

图7 TimeGen软件下设置bus信号波形