内存隔离指令(memory barrier instructions)的使用

像ARM7TDMI这样经典的ARM处理器会按照程序的顺序来执行指令或访问数据。而最新的ARM处理器会对执行指令和访问数据的顺序进行优化。举个例子，ARM v6/v7的处理器会对以下指令顺序进行优化。

 

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1. LDR r0， [r1] ; 从普通/可Cache的内存中读取，并导致cache未命中  
2. STR r2， [r3] ; 写入普通/不可Cache的内存  

 

假设第一条LDR指令导致Cache未命中，这样Cache就会填充行，这个动作一般会占用好几个时钟周期的时间。经典的ARM处理器（带Cache的），比如ARM926EJ-S会等待这个动作完成，再执行下一条STR指令。而ARM v6/v7处理器会识别出下一条指令（STR）并不需要等待第一条指令（LDR）完成（并不依赖于r0的值），于是就会先执行STR指令，而不是等待LDR指令完成。

 

在有些情况下，类似上面提到的这种推测读取或者乱序执行的处理器优化并不是我们所期望的，因为可能使程序不按我们的预期执行。在这种情况下，就有必要在需要严格的、“类经典ARM”行为的程序中插入内存隔离指令。ARM提供了3种内存隔离指令。简单起见，以下的描述都是在单处理器环境下。

 

l  数据内存隔离（DMB）：在DMB之后的显示的内存访问执行前，保证所有在DMB指令之前的内存访问完成。

l  数据同步隔离（DSB）：等待所有在DSB指令之前的指令完成（之后再执行后续的指令，译注）。

l  指令同步隔离（ISB）：清除（flush）流水线，使得所有ISB之后执行的指令都是从cache或内存中获得的（而不是流水线中的，译注）。

[译注]：DMB与DSB的区别在于DMB可以继续执行之后的指令，只要这条指令不是内存访问指令。而DSB不管它后面的什么指令，都会强迫CPU等待它之前的指令执行完毕。而ISB不仅做了DSB所做的事情，还将流水线清空。

 

需要注意，ARM v6中的CP15等价隔离指令在ARM v7中是弃用的。因此，可能的话，建议任何使用这些指令的代码应该改用以上3条新的隔离指令。