FPGA基础
freedomff
本人使用博客的目的是记录下自己学习的痕迹同时也防止忘记学过的东西所以里面内容有很多转载的也有一些自己的经验但又不足之处还请大家指出
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保护你的源代码:生成VQM文件
保护你的源代码:生成VQM文件1、将你的Verilog模块工程做如下图在工程Assigments->setting中设置,Save a node-level netlist....2、Processing-->Start-->Start VQM Write生成atom_netlists目录下VQM文件3、在其他新工程中放置\atom_netlists\vq转载 2014-05-19 15:25:43 · 3287 阅读 · 0 评论 -
亚稳态
1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端在0和1之间处于振荡状态,而不是等于数据输入端D的值。这段时间称为决断时间(res转载 2015-08-29 17:59:39 · 728 阅读 · 0 评论 -
modelsim对rom仿真
结合PLL和ROM进行仿真仿真程序下载地址:rom_pll程序仿真最后的波形,locked对应于rom的clken信号,clkc0对应于rom的CLK信号原创 2015-04-03 08:49:33 · 941 阅读 · 0 评论 -
用MATLAB生成mif文件
原文地址:用MATLAB生成mif文件程序:depth =256; %存储器的单元数widths = 8;%数据宽度为8位N = 0 :255;s =sin(2*pi *N/256);%计算0 ~2*pi之间的sin值fidc = fopen('sine.mif','wt');fprintf(fidc , 'depth = %d;\n',depth);fprintf(fidc转载 2015-04-02 11:02:50 · 6153 阅读 · 0 评论 -
modelsim仿真PLL
记录用modelsim仿真验证PLL IP核时出现的问题,PLL输出一直处于不定态,程序什么都没有错误,结果经过排查发现是时间单元与时间精度设置有错原创 2015-04-02 16:53:33 · 1243 阅读 · 0 评论 -
QUARTUS II中IP核的调用方法之ip核破解
原文地址:FIR ip核 license破解" style="text-decoration:none; color:rgb(185,76,0)">altera FIR ip核 license破解作者:王永刚Aether在证书文件中添加一段:FEATURE 6AF7_0012 alterad 2035.12 permanent uncounted E75BE809707EVEN转载 2015-04-02 10:44:01 · 32443 阅读 · 18 评论 -
Quartus编译出现的问题总结
1、警告如下:Warning (10240): Verilog HDL Always Construct warning at spi_wr.v(108): inferring latch(es) for variable "csn", which holds its previous value in one or more paths through the always constru转载 2014-09-03 10:05:42 · 4347 阅读 · 0 评论 -
状态机状态编码方法
常用的编码有三种:二进制编码、Gray码、one-hot编码。另外,还可以自定义编码,比如在高速设计中以状态编码作为输出。一.二进制编码 顺序二进制编码,即将状态依次编码为顺序的二进制数。顺序二进制编码是最紧密的编码,优点在于它使用的状态向量位数最少。例如对于6 个状态的状态机,只需要 3 位二进制数来进行编码,因此只需要 3 个触发器来实现,节约了逻辑资源(在实际应用中,往往需转载 2014-09-09 20:17:32 · 9580 阅读 · 0 评论 -
cyclone全局时钟
Cyclone器件全局时钟尽在掌控 首先感谢wind330兄的《掌控全局时钟网络资源》一文对于我的帮助。本文结合cyclone器件(因为特权最近正在使用这个系列的器件)对FPGA的时钟资源进行一些探讨,或者说是特权同学的一点认识和大家分享一下,有不对的欢迎指正。 翻开cyclone-handbook的Clock Management一章,其主要还是要介绍c转载 2014-08-22 14:37:33 · 2251 阅读 · 1 评论 -
FPGA程序中的复位问题
转自 :http://www.cnblogs.com/crazybingo/archive/2010/12/04/1896593.html 首先,感谢特权和Master eBoy对我的影响……参考:http://blog.ednchina.com/yuchen576/57388/message.aspx在暑假的时候编写“逻辑分析仪”的时候,纠结过这个问题转载 2014-08-22 14:28:41 · 2151 阅读 · 0 评论 -
Verilog三段式状态机描述
http://www.cnblogs.com/woshitianma/archive/2013/01/03/2843044.html转载 2014-08-18 16:52:56 · 884 阅读 · 0 评论 -
tcl文档分配引脚
本文介绍如何到处已有工程的管脚分配为tcl文档和使用Tcl文档来分配管脚IntroductionFPGA芯片的引脚很多,如果手工分配,工作量很大,且容易出错。应该采用自动分配引脚的方法。 具体做法如下:1 打开一个已经分配好引脚的工程,应该选择使用引脚比较多的工程。 2 点击Assignments 菜单下的Pins 菜单项, 打开引脚分配界面, 点击File菜单下的转载 2014-07-06 11:37:29 · 1053 阅读 · 0 评论 -
TTL与CMOS区别[转]
TTL与CMOS区别[转] TTL与CMOS区别TTL电平的VIH/VIL一般是2V/0.8V,VOH/VOL一般是 2.4V/0.4V,不论是3.3V还是5V的TTL都一样的;CMOS的VIH/VIL一般是70%VCC/30%VCC,VOH/VOL一般是80% VCC/20%VCC,所以不同的电平不能互推!另外CMOS的速度比较快,一般的高速器件采用!常转载 2014-06-25 20:36:00 · 904 阅读 · 0 评论