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工作日志
wangyanchao151
黄沙百战穿金甲,不破楼兰终不还
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Modelsim和MATLAB的联合仿真
转载 2018-07-19 12:07:00 · 1014 阅读 · 0 评论 -
一些时序计算题
最近在持续笔试中,今天见的题感觉难度又上升了,因此需要计算一下。首先来看一下题目。已知:输入延时:T(in_delay)=1nsInverter的延时:T(inv_max)=1ns T(inv_min)=0.5nsBuffer的延时:T(buf_max)=2ns T(buf_min)=1nsNAND2的延时:T(nan_max)=1.8ns T(nan_min)=0.9n...转载 2018-07-25 14:13:03 · 1622 阅读 · 3 评论 -
每日工作记录——任意小数分频研究
每日工作记录——任意小数分频研究转自 https://blog.csdn.net/moon9999/article/details/77678549最近由于准备面试,任意小数分频设计似乎是比较常问的问题。对于任意小数分频,常用的方法有双模前置小数分频和脉冲删除小数分频。前一种方法设计较为复杂,因此主要以第二种方式为主设计了一下。任意小数均可以化为分数,例如要进行5.3分频即53/...转载 2018-07-25 15:42:53 · 3441 阅读 · 3 评论 -
离散余弦变换_原理及应用
1.预备知识1.1可分离变换二维傅立叶变换可用通用的关系式来表示:式中:x, u=0, 1, 2, …, M-1;y, v=0, 1, 2, …, N-1;g(x,y,u,v)和h(x,y,u,v)分别称为正向变换核和反向变换核。 如果满足 :则称正、反变换核是可分离的。进一步,如果g1和g2,h1和h2在函数形式上一样,则称该变换核是对称的。2...转载 2018-07-20 14:06:32 · 611 阅读 · 0 评论 -
提高FMAX的时序优化方法
提高FMAX的时序优化方法转载请注明出处:http://blog.csdn.net/kevin_hee/article/details/78087600 一、FMAX介绍FMAX代表了设计中一个时钟从源寄存器到目的寄存器所能跑的最高速率,它的大小受两个寄存器间最大的走线延迟决定。以Altera Quartus16.1为例,在时序分析完成后,打开Fmax报告: Comp...转载 2018-10-07 14:44:04 · 2304 阅读 · 0 评论 -
FPGA基础之异步复位和同步释放电路的详细解释
版权声明:转载请注明出处:http://blog.csdn.net/lg2lh https://blog.csdn.net/lg2lh/article/details/8488224假设rst_async_n撤除时发生在clk上升沿,如果如下电路则可能发生亚稳态事件。 如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。第一级D触发器的输入时VCC,第二级触发器输出是可以...转载 2018-10-08 09:40:42 · 267 阅读 · 0 评论 -
Linux 使用unzip解压时报错End-of-central-directory signature not found
Linux 下,使用unzip解压时,报错:$ unzip abc.zipArchive: abc.zip End-of-central-directory signature not found. Either this file is not a zipfile, or it constitutes one disk of a multi-part archive. ...转载 2019-07-02 19:13:26 · 2481 阅读 · 0 评论 -
基于FPGA的CORDIC算法实现——Verilog版
转自:https://blog.csdn.net/qq_39210023/article/details/77456031目前,学习与开发FPGA的程序员们大多使用的是Verilog HDL语言(以下简称为Verilog),关于Verilog的诸多优点一休哥就不多介绍了,在此,我们将重点放在Verilog的运算操作上。 我们都知道,在Verilog中,运算一般分为逻辑运算(与或非等)与算术运...转载 2018-07-17 16:43:41 · 3530 阅读 · 6 评论 -
直方图统计的FPGA实现
直方图统计是图像处理算法中最基本和常见的算法之一,主要原理就是将图像中各个灰度级的像素个数进行计算并统计,这在一些对灰度特性进行统计的算法中比较常见。虽然直方图统计在MATLAB或软件中耗时也很少,但是现在随着FPGA的普及,更加快速的实现一些图像处理算法成为了主流。 FPGA实现图像处理算法现在有几种主流的方式:1、HDL纯逻辑代码编写;2、基于System generator的模块搭建;3、...转载 2018-07-17 16:42:27 · 1761 阅读 · 1 评论 -
FPGA verilog的编程心得---如何写代码减少逻辑单元的使用数量?
以下都是我在编程时发现的问题,总结一下,怕以后忘了,以我目前的水平不明白类似关键路径,组合数目什么高深理论,这都是我从实际中学到的,比看书学的印象深刻得多.慢慢来吧,我想我以后也会明白那些高级的东西了!一....尽量不要使用"大于""小于"这样的判断语句, 这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大.例程:always@(posedge clk)beginco转载 2013-03-27 16:08:14 · 1750 阅读 · 1 评论 -
Verilog 学习笔记
一般认为Verilog HDL在系统级抽象方面比VHDL略差一些,而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序,是一个加法器内容如下module adder(count,sum,a,b,cin);input[2:0] a,b;input cin;output count;output [2:0] sum;assign{count,sum转载 2013-03-27 11:50:44 · 1104 阅读 · 0 评论 -
FPGA verilog的编程心得---如何写代码减少逻辑单元的使用数量?
以下都是我在编程时发现的问题,总结一下,怕以后忘了,以我目前的水平不明白类似关键路径,组合数目什么高深理论,这都是我从实际中学到的,比看书学的印象深刻得多.慢慢来吧,我想我以后也会明白那些高级的东西了!一....尽量不要使用"大于""小于"这样的判断语句, 这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大.例程:always@(posedge clk)beginco转载 2013-03-27 11:31:54 · 1213 阅读 · 0 评论 -
Verilog 学习五点经验
1.规范很重要工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了;如果一个项目做了一半一个人走了,接班的估计得从头开始设计;如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性。转载 2013-03-27 11:37:14 · 747 阅读 · 0 评论 -
B_Skip类型宏块
如果满足以下三个条件则将宏块按 Skip 类型进行编码:(1)最佳模式选择为Inter16×16;(2)MC得到的最终运动矢量等于预测运动矢量,即运动矢量的残差为0;(3)变换系数均被量化为0。现在的问题是当我编码一个宏块时,用预测运动矢量作为块的运动矢量,然后判断出DCT变换系数被量化为0,那么我就能说skip模式是该宏块的最优模式了吗?转载 2013-03-28 10:11:42 · 712 阅读 · 0 评论 -
夜难寐
fpga实现千兆网确实不是一个容易的过程啊,越来越辛苦了。领导的意思是原创 2014-04-23 02:43:29 · 516 阅读 · 0 评论 -
IP、TCP校验和
在网上看了半天,没看明白,现在总算明白了。下面是一条最简单的指令,没有数据45 0 0 34 4D C5 40 0 72 6 20 E1 D3 93 4 CC C0 A8 1 16 4E 23 6 8F 36 CA 45 A3 EC 73 CB FB 80 10 1E E8 D0 2A 0 0 1 1 8 A 15 F AC FE 0 0 A1转载 2014-06-20 00:25:36 · 720 阅读 · 0 评论 -
SERDES总结
SERDES主要由物理介质相关( PMD)子层、物理媒介附加(PMA)子层和物理编码子层( PCS )所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化,PCS负责数据流的编码/解码。在PCS的上面是上层功能。 SERDES技术主要用来实现ISO模型的物理层,SERDES通常被称之为物理层(PHY)器件。 PCI Express是一种基于SERDES的串...转载 2019-07-03 16:25:44 · 2623 阅读 · 0 评论