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转载 转载 Xilinx 7系列FPGA时钟篇(4)_CMT简介

作者:XiaoQingCaiGeGe原文链接上篇咱们仅仅简要的介绍了时钟的用法,并未详细的说明,主要是因为很多时钟用法是针对特定的应用需求,无法一一介绍。本篇咱们将重提上篇的CMT时钟模块,聊一聊它的用法。可以这么说,每个靠谱的FPGA应用里都应该用到CMT模块。CMT模块简介1.在7系列FPGA里,每一个时钟区域对应一个CMT(clock management tile),CM...

2019-10-31 11:09:55 177

转载 交换机各种接口(转载)

以太网接口:sgmii(千兆mii) xuai接口(万兆mii接口)sgmii是mac和phy之间的媒体接口(单工)serdes是通用可编程高速串行接口(双工)SGMII是串行的,不需要提供另外的时钟,MAC和PHY都需要CDR去恢复时钟。另外SGMII是有8B/10b编码的,速率是1.25Gbps其实,大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完...

2019-07-15 11:50:16 335

转载 SERDES总结

SERDES主要由物理介质相关( PMD)子层、物理媒介附加(PMA)子层和物理编码子层( PCS )所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化,PCS负责数据流的编码/解码。在PCS的上面是上层功能。 SERDES技术主要用来实现ISO模型的物理层,SERDES通常被称之为物理层(PHY)器件。 PCI Express是一种基于SERDES的串...

2019-07-03 16:25:44 289

转载 rsfec (Reed-Solomon Forward Error Correction) 官方文档

rsfec (Reed-Solomon Forward Error Correction) 官方文档转自: https://blog.csdn.net/glw0223/article/details/88342151Reed-Solomon:一般翻译为里德-所罗门https://tools.ietf.org/html/rfc5510...

2019-07-03 09:00:36 1217

转载 Linux 使用unzip解压时报错End-of-central-directory signature not found

Linux 下,使用unzip解压时,报错:$ unzip abc.zipArchive: abc.zip End-of-central-directory signature not found. Either this file is not a zipfile, or it constitutes one disk of a multi-part archive. ...

2019-07-02 19:13:26 293

转载 Vivado时序约束(转载)

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constrain...

2019-05-24 09:22:21 5117

转载 Vivado时序约束(转载)

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。1 Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constr...

2019-05-21 21:07:15 849

转载 布线长度与延时的关系

0.17ns/25.4mm

2019-05-21 19:17:32 804

转载 未证实的公式

Tco max = T - TsetupTco min = Thold

2019-05-21 15:55:17 76

转载 优化高速接口的时序裕量(转载)

优化高速接口的时序裕量过去十年中,高速数字总线已经获得了令人瞩目的发展,它们不仅比以往更快,而且还正在改变系统定时数据的方式。为提高数据吞吐量,新兴的同步数字总线可以通过一套定时机制在每个时钟周期内多次发送数据。本文将对源同步定时如何优化高速接口时序裕量进行讨论。时序预算是对系统正常工作所需时序参数或时序要求的计算。为了使同步系统正常工作,其时序需求必须在一个时钟周期内满足。对时序的预算涉及...

2019-05-21 15:19:04 109

转载 DAC7512时序约束(转载)

三,DAC7512控制器 DAC7512是一个具有三线串行接口的DAC。我们基于FPGA用Verilog语言实现了一个简单的DAC7512的控制器。下面是控制器的结构图: DAC7512控制器由三个模块组成,PLL用来生成控制器所要的时钟C0(25MHz)和C1(50MHz),其lock信号用来做为控制器的异步reset。da_data模块生成要送往DAC7512的数据,其...

2019-05-21 14:19:55 657

转载 异步复位信号rst怎么加约束啊

set_false_path[get_ports reset]设置false path从所有的reset信号端口到所有的时钟端口,还有其它的reset的信号,如果你有几个reset信号的话!RTL代码综合时要根据经验值预设的,recovery和removal的值,跑PT的时候先检查这些满足希望达到的值没有,最后提取参数的网表再检查一次.设false path 并不代表不检查recove...

2019-05-21 10:07:17 1643

转载 Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay Feature(转载)

Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay FeatureThe objective of this design example is to showcase the way to constraint the TSE_RGMII. This design example ...

2019-05-21 09:58:02 422

转载 RGMII约束实例(转载)

## Copyright (C) 1991-2011 Altera Corporation## Your use of Altera Corporation's design tools, logic functions## and other software and tools, and its AMPP partner logic## functions, and any outpu...

2019-05-21 09:53:26 1283

转载 VGA接口时序约束(转载)

转自:http://www.cnblogs.com/lueguo/p/3374332.htmlVGA接口时序约束SF-VGA模块板载VGA显示器DA转换驱动芯片AVD7123,FPGA通过OUPLLN连接器驱动ADV7123芯片产生供给VGA显示器的色彩以及同步信号。SF-CY3核心模块与SF-VGA子模块连接的系统框图如图所示。FPGA产生ADV7123的同步信号以及3组供给ADV71...

2019-05-21 09:39:58 374

转载 CMOS Sensor接口时序约束 (转载)

)CMOS Sensor接口时序约束详细的文档请参考:http://group.chinaaet.com/273/72983SF-CY3/SF-SENSOR/SF-LCD开发套件:http://myfpga.taobao.com/FPGA工程的功能框图如图所示。上电初始,FPGA需要通过IIC接口协议对摄像头模块进行寄存器初始化配置。这个初始化的基本参数,...

2019-05-21 09:37:19 356

转载 ddr2 工作时序与原理

ddr2 工作时序与原理2014年05月02日 15:12:08Chen_Eric阅读数:40721.4-bit Prefetch直接上一个表,看看DDR2的三个频率的关系,下图是内部时钟均为133MHz的DDR2/DDR/SDRAM的比较,由图可以看到,相比于DDR,DDR2由于是4-bit Prefetch,外部时钟是内部总线时钟的2倍,而DDR和SDRAM中,这两个时钟频率...

2019-05-04 20:03:21 585 1

原创 输入输出延时约束

2019-04-21 17:33:57 427

转载 verilog实现格雷码与二进制的转化:

verilog实现格雷码与二进制的转化:1)自然二进制码转换为格雷码的方法自然二进制码转换成二进制格雷码,其法则是保留自然二进制码的最高位作为格雷码的最高位,而次高位格雷码为二进制码的高位与次高 位相异或,而格雷码其余各位与次高位的求法相类似。原理:若二进制码表示为: B[N-1]B[N-2]...B[2]B[1]B[0];...

2019-04-08 20:46:31 915

转载 verilog中的可综合与不可综合

verilog中的可综合与不可综合关于verilog可综合与不可综合,CSDN的博客大都借鉴了博主initialwei的关于可综合与不可综合的理解。博客链接:http://www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html1)所有综合工具都支持的结构:always,assign,begin,end,case,wi...

2019-03-30 14:13:29 255

转载 chip planner使用

2019-03-29 18:43:04 1222 1

转载 有趣的线性反馈移位寄存器(LFSR)

有趣的线性反馈移位寄存器(LFSR)最近一直在研究信道编码,发现在信道编码里面有一个电路比较重要也比较有趣,那就是线性反馈移位寄存器 LFSR ,相信大家对 LFSR 电路也不陌生了,在通信领域lfsr有着很广泛的应用,比如说M序列,扰码,信道编码,密码学这方面都有很广泛的应用,LFRS的结构一般如下图:其中他需要一个生成多项式为:这个多项式是一个本原多项式,然后知道这个电...

2019-03-29 11:02:40 5764 1

转载 verilog运算符优先级别

!,~ 高优先级*,/,%+,-<< , >>< , < = , > , > == = , != , = = = , != =& , ~&^ , ^ ~| , ~ |&&||? : 低优先级...

2019-03-27 20:22:55 1972

转载 fpga资源

2019-03-27 20:15:08 100

转载 LE内部结构

2019-03-27 19:37:19 121

转载 关于时序路径的专业说法

2019-03-27 10:17:20 177

转载 对TimeQuest一些术语的解释

对TimeQuest一些术语的解释前两篇博文对时序分析中的input delay max和输入端口到内部寄存器的setup进行了一些简单分析,其中涉及到用TimeQuest Timing Analyzer进行分析。初学者估计对TimeQuest当中一些术语的简写不是很清楚。如下图用圈圈标出的部分:这里对这几个术语进行解释下:RF列:R对应Rising,F对应Fallin...

2019-03-26 14:38:45 126

转载 SPI总线介绍和verilog实现

SPI总线介绍和verilog实现https://blog.csdn.net/IamSarah/article/details/76269737这篇文章讲SPI总线,SPI是serial peripheral interface 的缩写,即串行外围设备接口。该接口是摩托罗拉公司提出的全双工同步通信的接口,该接口只有四根信号线,在芯片的管脚上只占用4根线,节约了芯片的管脚。这四根信号信如...

2019-03-21 19:38:55 361

转载 二进制,格雷码

//========================================================================================================================================================// Company:// Engineer:// Create Date:// ...

2019-03-21 19:37:08 135

转载 Latch的产生和避免

Latch的产生和避免designerFPGA1 人赞同了该文章在FPGA设计或者IC设计中,latch是一种对脉冲电平敏感的存储单元路径,可以在特定输入脉冲作用下改变电平。但由于往往设计为同步设计,Latch不可避免的毛刺是不愿意看到的;这种毛刺对下一级电路及时序收敛很不利,因而在设计中需要避免。关于latch的产生,大多说人首先想到的是由于verilog代码中在if-e...

2019-03-21 19:36:10 1256

转载 parameter和localparam 区别

parameter可用作在顶层模块中例化底层模块时传递参数的接口,localparam的作用域仅仅限于当前module,不能作为参数传递的接口。

2019-03-21 19:32:16 315

转载 Verilog十大基本功8 (flipflop和latch以及register的区别)

Verilog十大基本功8 (flipflop和latch以及register的区别)来自1:https://www.cnblogs.com/LNAmp/p/3295441.html第一次接触Latch是在大二学习数电的时候,那时候Latch被翻译成锁存器,当时还纠结着锁存器和寄存器的区别(要是当时我知道他俩的英文名叫latch和register我还纠结个P)。扯远了...

2019-03-20 17:52:34 342

转载 TimeQuest之multicycle paths

TimeQuest之multicycle paths王敏志概述Multicycle paths即多周期路径,指的是两个寄存器之间数据要经过多个时钟才能稳定的路径,一般出现于组合逻辑较大的那些路径。在实际工程中,除了乘除法器等少数比较特殊的电路,一般应该尽量避免采用多周期路径电路。即使有所使用,也应该通过约束在综合工具中指出该路径,使得综合工具在计算Fmax的时候忽略这条路...

2019-03-20 17:11:32 220

转载 时序优化一例

《时序优化一例(一)》学习时序也有一段时间了,一直也没分享什么学习笔记。这次以时序优化为例,检验一下这阶段的学习成果。关于时序方面的东西也看了、学了很多,就是练得很少,在平常自己的设计中很难找到非常针对的设计来练习,只能在今后的学习中慢慢发掘了。最近在整一个设计,在要求的指标下时序是满足的,但是为了拿它练手,故意将它的时钟约束提高一倍:create_cloc...

2019-03-20 11:20:53 134

转载 FPGA未使用引脚的配置

FPGA未使用引脚的配置在使用FPGA过程中,未使用引脚的配置是很重要的。一般未用管脚设置成三态输入或弱上拉输入。以Altera FPGA为例,一般是将没使用的管脚设置为三态输入比较安全。利用Quartus II 将未使用管脚设置为三态输入选择Assignments→Settings→Devices and Pin Options,打开一个选项卡,选项卡中选择Unused Pins就可...

2019-03-18 18:58:31 1985

转载 时序收敛地最佳实践

http://blog.ednchina.com/coyoo/378423/message.aspxAltera的QuartusII提供了物理综合等等优化工具,之前的文章中本人试图进行过介绍,我们建议客户最好是在设计无法通过(或者表面上)修改代码来进一步优化的时候才采取物理综合。 那么如何真正做到时序收敛地最佳实践呢,首先来看看一般的设计流程:——&gt;制定设计指导文件,...

2019-03-18 10:26:38 254

转载 静态时序分析(static timing analysis) --- 时序路径

静态时序分析(static timing analysis) --- 时序路径时序分析工具会找到且分析设计中的所有路径。每一个路径有一个起点(startpoint)和一个终点(endpoint)。起点是设计中数据被时钟沿载入的那个时间点,而终点则是数据通过了组合逻辑被另一个时间沿载入的时间点。路径中的起点是一个时序元件的时钟pin或者设计的input port。input port可以作为...

2019-03-18 09:47:40 659

转载 altera 推荐 三段式状态机

2019-03-15 15:30:34 140

转载 三段式状态机理解浅析

三段式状态机理解浅析2018年08月26日 22:23:23vegetable_birds123阅读数:459关于FSM的写法按照always块的个数来划分可以分为一段式(一个always块)、两段式状态机(两个always块)、三段式状态机(三个always块)。三段式状态机具有以下优点:(1) 三段式状态机可以清晰完整的显示出状态机的结构,(2) 可以清晰的将状态图转化为v...

2019-03-15 14:04:10 256

转载 fpga命名规则

ep4ce115f23c8n

2019-03-15 09:07:10 93

基于WinpCap的MFC网络抓包程序

基于WinPcap的MFC抓包程序,可以分析ICMP,IGMP,TCP,UDP,ARP协议,并且带有流量统计功能,功能界面完全仿照Ethereal来写,里面包含文档,源码,WinpCap安装包,开发包等。

2014-08-05

Go 语言编程

- 为什么我们需要一门新语言 - Go 语言的前世今生 - Hello world - Go 特性介绍 - Go 基本数据类型 - 控制语句 - 函数 - 闭包 - 错误处理 - 结构体 - 面向对象 - 接口 - Goroutines - Channels - Select - Timeouts - Non-Blocking Channel - Mutexes - 文件操作 - 编写命令行工具 - Web 编程

2014-08-05

神经猫游戏之臭臭猫源代码

格式为jar,需在Java8环境下运行。臭臭猫在结束后会显示所有猫屎,一局结束后需要关了jar再重新打开。

2014-08-05

神经猫游戏之飞天刀源代码

格式为jar,需在Java8环境下运行。必须扔飞刀出去堵住它的逃跑路线,又不能飞到猫!一局结束后需要关了jar再重新打开

2014-08-05

神经猫之双猫游戏

格式为jar,需在Java8环境下运行,即时制战斗,一局结束后需要关了jar再重新打开。每回合两只猫一起动,玩家在前七个回合内可以翻开两个格子。两只猫不会跑到同一个方格。必须把两只猫全部抓住才算胜利。

2014-08-05

神经猫之棒打鸳鸯猫

神经猫之棒打鸳鸯猫格式为jar,需在Java8环境下运行,一局结束后需要关了jar再重新打开。

2014-08-05

神经猫之小猫快跑

格式为jar,需在Java8环境下运行,即时制战斗,一局结束后需要关了jar再重新打开。

2014-08-05

程序员表白程序,开放源码,不断更新

这是我为自己写的一款表白的程序,并且己用它表白成功,于是几经努力把它完成为一个完整的程序,这是我准备完成的程序之爱系列第一辑,希望能多做几辑吧。

2014-08-05

番茄助手vc++6.0+破解版

番茄助手vc++6.0+破解版,vc++6.0插件,超好用哦

2014-08-01

vc6开发必备的番茄助手破解版,代码智能感应高亮

vc6开发必备的番茄助手破解版,代码智能感应高亮,非常好用的工具,一步到位的选择

2014-08-01

围住神经猫源码

围住神经猫源码,按文档要求解压到服务器,需要有自己的网站,希望大家能够支持我们

2014-07-30

CSS3 +HTML5入门到精通

《HTML+5+从入门到精通》-中文学习教程,特别适合零基础,初学者使用

2014-07-30

cookie管理-内存版

详细介绍了cookie管理的过程以及实现方式,不可多得的资源

2014-07-28

ASP.NET MVC 4高级编程

MVC专家“梦之队”对ASP.NET MVC 4的全新诠释 由Microsoft专家和极受敬重的软件开发社区负责人撰写的《ASP.NET MVC 4高级编程(第4版)》将带您学习最前沿的Web框架:ASP.NET MVC 4。本书开篇简要介绍ASP.NET MVC框架,然后直奔主题,讨论使用ASP.NET和最新MicrosoftMVC来构建数据驱动的动态网站需要了解的所有重要知识点。书中提供了按部就班的详细指导和大量的代码示例,引导读者入门并逐渐掌握高级主题。 本书特色: ◆ 解释ASP.NET MVC框架与“文件页”Web框架的不同之处 ◆ 介绍控制器、视图、模型、表单、HTML辅助方法、数据注解、验证、成员资格、授权、安全和路由 ◆ 着重介绍最核心的主题:Ajax、jQuery、NuGet、依赖注入、单元测试、MVC扩展和Razor ◆ 在实际的大型ASP.NET MVC案例网站NuGet Gallery中演示所有知识点 ◆ 应上一版读者提出的要求,本书涵盖了其他一些紧贴实用的开发知识

2014-07-28

大型网站技术架构:核心原理与案例分析

核心原理与案例分析 [李智慧著][电子工业出版社][2013.09]

2014-07-12

ava编程思想第四版附思考题答案

Java编程思想这本书的经典程度无需赘言。本资源提供第四版PDF电子资源,附各章思考题答案,希望对大家的学习提供有益的帮助。

2014-07-12

JavaScript权威指南(第6版)(中文版)

JavaScript权威指南(第6版)(中文版).pdf

2014-07-12

《TCP IP详解》全三卷 中文有书签 不分割

中文名: TCP/IP详解 英文名: TCP/IP Illustrated 版本: PDF 地区: 大陆 对白语言: 普通话 完整的电子书,不像其他的资源分成了很多pdf。

2014-07-12

阿里巴巴2014笔试题(客户端)

阿里巴巴2014笔试题(客户端)

2014-07-12

模拟电子技术基础(第四版)教材 华成英

成华英版,简明易学,是适合初学模拟电子技术的非常好的版本

2014-07-13

基于MFC的UDP通信模块

用MFC实现了UDP通信,用c语言写的,可以运行的

2014-06-26

科华测试网速软件

可以测试网络发包的速率,很好用的软件,精确计算数据传输量

2014-06-26

跨时钟域信号同步解决方案

跨时钟域信号同步解决方案

2014-06-26

FPGA应用开发入门与典型实例

FPGA应用开发入门与典型实例

2014-06-26

Verilog HDL那些事儿

Verilog HDL那些事儿_建模篇

2014-06-26

AX88180_Software_Programming_Guide

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2014-06-26

NIOSII那些事儿REV7.0

NIOSII那些事儿

2014-06-26

ModelSim 编译 Xilinx库

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2014-06-26

FPGA工程师十年工程十年心得

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2014-06-27

异步FIFO硬件实现代码

异步FIFO硬件实现代码 异步FIFO硬件实现代码 异步FIFO硬件实现代码

2014-06-27

fpga很有价值的27实例

fpga很有价值的27实例 包含代码以及讲解

2014-06-27

程序员接单宝典

作者是一个在外包界干了10年的资深程序员,讲述了如何接外包项目的技巧。从接单前的准备,到上哪儿去接项目,如何接项目,如何完成项目,如何收款等都有精彩的讲解,是程序员接项目致富的一部宝典。

2014-06-27

商用声波源代码

上次发布SinVoice以来,获得了很多爱好者的关注,这次的发布除了提升声波性能外,还提供了支付宝效果、蛐蛐儿效果、超声波效果、茄子快传效果等定制版本,希望大家反馈消息

2014-06-27

iris抓包工具破解版

很强大的网络抓包工具,绿色破解版的

2014-04-07

ISE与Modelsim联合仿真

ISE 在调用modelsim之前,需要做一些设置,这里介绍了modelsim编译库的设置方法

2014-03-21

图像模式识别--vc++技术实现源代码

压缩包里有图像模式识别--vc++技术实现随书光盘的源代码

2013-10-30

C++编程思想源代码--第一卷

c++编程思想源代码第一卷,从网络上下载过来的,很完整的。

2013-10-22

操作系统笔试题

500道,操作系统笔试题,非常全面,附答案

2013-09-23

计算机网络面试题大全

非常多的网络面试题目,将近200页,非常多

2013-09-18

小米软件笔试 2013

小米2013年的面试题目,对2014年有借鉴意义

2013-09-18

调试python5000遇到的问题

发表于 2019-05-27 最后回复 2020-04-26

一声叹息

发表于 2019-06-17 最后回复 2019-07-15

目前的进度

发表于 2018-12-12 最后回复 2018-12-12

WinpCap接收数据出问题

发表于 2014-07-13 最后回复 2014-08-20

winpcap学习是关于argc值的问题

发表于 2014-03-11 最后回复 2014-04-16

WinPcap里面遇到的一个问题

发表于 2014-03-10 最后回复 2014-03-12

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