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时序优化
wangyanchao151
黄沙百战穿金甲,不破楼兰终不还
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时序优化一例
《时序优化一例(一)》学习时序也有一段时间了,一直也没分享什么学习笔记。这次以时序优化为例,检验一下这阶段的学习成果。关于时序方面的东西也看了、学了很多,就是练得很少,在平常自己的设计中很难找到非常针对的设计来练习,只能在今后的学习中慢慢发掘了。最近在整一个设计,在要求的指标下时序是满足的,但是为了拿它练手,故意将它的时钟约束提高一倍:create_cloc...转载 2019-03-20 11:20:53 · 467 阅读 · 0 评论 -
DAC7512时序约束(转载)
三,DAC7512控制器 DAC7512是一个具有三线串行接口的DAC。我们基于FPGA用Verilog语言实现了一个简单的DAC7512的控制器。下面是控制器的结构图: DAC7512控制器由三个模块组成,PLL用来生成控制器所要的时钟C0(25MHz)和C1(50MHz),其lock信号用来做为控制器的异步reset。da_data模块生成要送往DAC7512的数据,其...转载 2019-05-21 14:19:55 · 2045 阅读 · 0 评论