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wangyanchao151
黄沙百战穿金甲,不破楼兰终不还
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三段式状态机理解浅析
三段式状态机理解浅析2018年08月26日 22:23:23vegetable_birds123阅读数:459关于FSM的写法按照always块的个数来划分可以分为一段式(一个always块)、两段式状态机(两个always块)、三段式状态机(三个always块)。三段式状态机具有以下优点:(1) 三段式状态机可以清晰完整的显示出状态机的结构,(2) 可以清晰的将状态图转化为v...转载 2019-03-15 14:04:10 · 786 阅读 · 0 评论 -
FPGA常见组合逻辑和时序逻辑单元
FPGA常见组合逻辑和时序逻辑单元 要写好FPGA代码,需要对组合逻辑和时序逻辑有基本的理解,当然还要知道FPGA内部的基本组合逻辑单元和时序逻辑单元。 FPGA内部常见的组合逻辑单元包括:1.数据选择器(多路器)2.数据比较器3.加法器4.减法器(加法器)5.乘法器6.编码器7.译码器8.码转换器 FPGA内部常见的时序逻辑...转载 2019-03-13 14:35:00 · 538 阅读 · 0 评论 -
Latch的产生和避免
Latch的产生和避免designerFPGA1 人赞同了该文章在FPGA设计或者IC设计中,latch是一种对脉冲电平敏感的存储单元路径,可以在特定输入脉冲作用下改变电平。但由于往往设计为同步设计,Latch不可避免的毛刺是不愿意看到的;这种毛刺对下一级电路及时序收敛很不利,因而在设计中需要避免。关于latch的产生,大多说人首先想到的是由于verilog代码中在if-e...转载 2019-03-21 19:36:10 · 5100 阅读 · 0 评论 -
二进制,格雷码
//========================================================================================================================================================// Company:// Engineer:// Create Date:// ...转载 2019-03-21 19:37:08 · 302 阅读 · 0 评论 -
SPI总线介绍和verilog实现
SPI总线介绍和verilog实现https://blog.csdn.net/IamSarah/article/details/76269737这篇文章讲SPI总线,SPI是serial peripheral interface 的缩写,即串行外围设备接口。该接口是摩托罗拉公司提出的全双工同步通信的接口,该接口只有四根信号线,在芯片的管脚上只占用4根线,节约了芯片的管脚。这四根信号信如...转载 2019-03-21 19:38:55 · 882 阅读 · 0 评论 -
Verilog学习心得之一-----时钟无缝切换
2018年05月09日 16:04:36poirot12阅读数:1620本文讨论了时钟切换的两种基本情况以及两种基本电路结构,讨论了一些问题:下图是一个时钟选择的简单实现以及时序图,使用AND-OR多路复用逻辑,其中SELECT信号为时钟选择信号,如图中所示,直接切换会产生毛刺(glitch)时钟切换分为两种情况:(1)CLK0与CLK1为相关时钟源,即CLK0...转载 2019-03-13 15:38:50 · 1291 阅读 · 0 评论 -
任意奇数分频器的实现。
从网上找到一段感觉写的很不错的verilog,任意奇数分频器的实现。//任意奇数分频器,只需要将n改为你想要的奇数即可。module any_odd_div (clkdiv,clk); output clkdiv; //输出分频信号 input clk; //时钟信号 reg[2:0]cnt1,cnt2;//计数器1,计数器2 reg clk_temp1,clk_tem...转载 2019-03-13 16:32:50 · 3046 阅读 · 0 评论 -
Xilinx FPGA 学习笔记——时钟资源
版权声明:转载请注明出处:http://blog.csdn.net/lg2lh https://blog.csdn.net/lg2lh/article/details/45220283在Xilinx的FPGA中,时钟网络资源分为两大类:全局时钟资源和区域时钟资源。全局时钟资源是一种专用互连网络,它可以降低时钟歪斜、占空比失真和功耗,提高抖动容限。Xilinx的全局时钟资源设计了...转载 2019-03-13 16:50:16 · 439 阅读 · 0 评论 -
高速信号处理中的片外信号输入输出静态时序分析
【FPGA】高速信号处理中的片外信号输入输出静态时序分析2018年04月17日 17:19:40Facalon_阅读数:161 之前做的一个超宽带非均匀采样系统中遇到的一些问题,虽然本文所述方法并未实际用到并解决遇到的问题,但也是给了很大的启发和参考,所以今天专门整理出来作为备忘。 在高速信号处理时的时许约束不仅仅包括片内时序约束,要想实现高速信号的有效传输就必须进行片...转载 2019-03-13 16:58:13 · 423 阅读 · 0 评论 -
FPGA未使用引脚的配置
FPGA未使用引脚的配置在使用FPGA过程中,未使用引脚的配置是很重要的。一般未用管脚设置成三态输入或弱上拉输入。以Altera FPGA为例,一般是将没使用的管脚设置为三态输入比较安全。利用Quartus II 将未使用管脚设置为三态输入选择Assignments→Settings→Devices and Pin Options,打开一个选项卡,选项卡中选择Unused Pins就可...转载 2019-03-18 18:58:31 · 6429 阅读 · 0 评论 -
如何分析FPGA的片上资源使用情况
如何分析FPGA的片上资源使用情况 在维护遗留代码(4)——时序问题初露端倪这篇文章中,我提到“第三方开发的设计中,组合逻辑与时序逻辑的比例为2.6:1”,这是造成该设计时序收敛困难的原因之一。mengyudn朋友很热心,对这个数据的来历产生了疑问。下面我就简单地介绍一下如何分析FPGA芯片上的组合逻辑(LUT)和时序逻辑(REG)的利用率。 riple一、如何得到LUT与REG...转载 2019-03-13 14:10:52 · 17747 阅读 · 0 评论 -
FPGA 等效门数的计算方法
[经验] 0 0 1. 把FPGA基本单元(如LUT+FF,ESB/BRAM)和实现相同功能的标准门阵列比较, 门阵列中包含的门数即为该FPGA 基本单元的等效门数,然后乘以基本单元的数目就 可以得到FPGA 门数估计值; 2. 分别用FPGA 和标准门阵列实现相同的功能,从中统计出FPGA 的等效门数,这种方 ...转载 2019-03-13 13:56:48 · 5374 阅读 · 0 评论 -
Xilinx 在文档中所用的 LC(logic cells) 与 LUT之间的换算关系
Xilinx 在文档中所用的 LC(logic cells) 与 LUT之间的换算关系版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/Setul/article/details/81203395在Xilinx的选型手册中,描述其硬件资源的时候,经常会看到 LE(Logic cells)的概念,如下图所示:但是在各种数据手册中,我...转载 2019-03-13 13:55:37 · 1790 阅读 · 0 评论 -
altera 推荐 三段式状态机
转载 2019-03-15 15:30:34 · 258 阅读 · 0 评论 -
Handshake Protocol
转载 2019-03-11 14:58:33 · 480 阅读 · 0 评论 -
TimeQuest之multicycle paths
TimeQuest之multicycle paths王敏志概述Multicycle paths即多周期路径,指的是两个寄存器之间数据要经过多个时钟才能稳定的路径,一般出现于组合逻辑较大的那些路径。在实际工程中,除了乘除法器等少数比较特殊的电路,一般应该尽量避免采用多周期路径电路。即使有所使用,也应该通过约束在综合工具中指出该路径,使得综合工具在计算Fmax的时候忽略这条路...转载 2019-03-20 17:11:32 · 687 阅读 · 0 评论 -
Verilog十大基本功8 (flipflop和latch以及register的区别)
Verilog十大基本功8 (flipflop和latch以及register的区别)来自1:https://www.cnblogs.com/LNAmp/p/3295441.html第一次接触Latch是在大二学习数电的时候,那时候Latch被翻译成锁存器,当时还纠结着锁存器和寄存器的区别(要是当时我知道他俩的英文名叫latch和register我还纠结个P)。扯远了...转载 2019-03-20 17:52:34 · 1051 阅读 · 0 评论 -
ready_valid 协议
【PIPE】流水线设计中的基本模块大概分成以下几节:1,概述及协议2,valid forward-valid超前3, bubble collapse - 消除气爆 4, input/output skid - 不知中文怎么说5, pipe halt - 流水停顿6,idle present - 显示空闲1.protocol两个模块需要协同工作,少不了的就是你给我...转载 2019-03-12 19:34:39 · 2664 阅读 · 0 评论 -
静态时序分析(static timing analysis) --- 时序路径
静态时序分析(static timing analysis) --- 时序路径时序分析工具会找到且分析设计中的所有路径。每一个路径有一个起点(startpoint)和一个终点(endpoint)。起点是设计中数据被时钟沿载入的那个时间点,而终点则是数据通过了组合逻辑被另一个时间沿载入的时间点。路径中的起点是一个时序元件的时钟pin或者设计的input port。input port可以作为...转载 2019-03-18 09:47:40 · 1958 阅读 · 1 评论 -
时序收敛地最佳实践
http://blog.ednchina.com/coyoo/378423/message.aspxAltera的QuartusII提供了物理综合等等优化工具,之前的文章中本人试图进行过介绍,我们建议客户最好是在设计无法通过(或者表面上)修改代码来进一步优化的时候才采取物理综合。 那么如何真正做到时序收敛地最佳实践呢,首先来看看一般的设计流程:——>制定设计指导文件,...转载 2019-03-18 10:26:38 · 708 阅读 · 0 评论 -
LUT浅析
kevinwan1991LUT浅析 一般来说简化的FPGA是由6部分组成的:可编程I/O单元,基本可编程逻辑单元... 基本可编程逻辑单元是可编程逻辑的主体,可以说CPLD和FPGA除了工艺不同以外,还有就是LAB(LogicArrayBlock)逻辑阵列模块的排布方式不同,CPLD是LAB排列在周围布线池在中间,而FPGA是LAB到处分布,布线资源在其中穿插,就像大城市的房子和...转载 2019-03-13 13:54:44 · 1221 阅读 · 0 评论 -
彻底搞懂状态机(一段式、两段式、三段式)
实例:FSM实现10010串的检测状态转移图:初始状态S0,a = 0,z = 0.如果检测到1,跳转到S1。 下一状态S1,a = 1,z = 0.如果检测到0,跳转到S2。 下一状态S2,a = 0,z = 0.如果检测到0,跳转到S3。 下一状态S3,a = 0,z = 0.如果检测到1,跳转到...转载 2019-03-13 19:53:11 · 2440 阅读 · 0 评论 -
chip planner使用
转载 2019-03-29 18:43:04 · 3146 阅读 · 1 评论 -
对TimeQuest一些术语的解释
对TimeQuest一些术语的解释前两篇博文对时序分析中的input delay max和输入端口到内部寄存器的setup进行了一些简单分析,其中涉及到用TimeQuest Timing Analyzer进行分析。初学者估计对TimeQuest当中一些术语的简写不是很清楚。如下图用圈圈标出的部分:这里对这几个术语进行解释下:RF列:R对应Rising,F对应Fallin...转载 2019-03-26 14:38:45 · 426 阅读 · 0 评论 -
异步复位信号rst怎么加约束啊
set_false_path[get_ports reset]设置false path从所有的reset信号端口到所有的时钟端口,还有其它的reset的信号,如果你有几个reset信号的话!RTL代码综合时要根据经验值预设的,recovery和removal的值,跑PT的时候先检查这些满足希望达到的值没有,最后提取参数的网表再检查一次.设false path 并不代表不检查recove...转载 2019-05-21 10:07:17 · 6214 阅读 · 0 评论 -
DAC7512时序约束(转载)
三,DAC7512控制器 DAC7512是一个具有三线串行接口的DAC。我们基于FPGA用Verilog语言实现了一个简单的DAC7512的控制器。下面是控制器的结构图: DAC7512控制器由三个模块组成,PLL用来生成控制器所要的时钟C0(25MHz)和C1(50MHz),其lock信号用来做为控制器的异步reset。da_data模块生成要送往DAC7512的数据,其...转载 2019-05-21 14:19:55 · 2045 阅读 · 0 评论 -
优化高速接口的时序裕量(转载)
优化高速接口的时序裕量过去十年中,高速数字总线已经获得了令人瞩目的发展,它们不仅比以往更快,而且还正在改变系统定时数据的方式。为提高数据吞吐量,新兴的同步数字总线可以通过一套定时机制在每个时钟周期内多次发送数据。本文将对源同步定时如何优化高速接口时序裕量进行讨论。时序预算是对系统正常工作所需时序参数或时序要求的计算。为了使同步系统正常工作,其时序需求必须在一个时钟周期内满足。对时序的预算涉及...转载 2019-05-21 15:19:04 · 393 阅读 · 0 评论 -
未证实的公式
Tco max = T - TsetupTco min = Thold转载 2019-05-21 15:55:17 · 203 阅读 · 0 评论 -
布线长度与延时的关系
0.17ns/25.4mm转载 2019-05-21 19:17:32 · 2966 阅读 · 0 评论 -
Vivado时序约束(转载)
Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。1 Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constr...转载 2019-05-21 21:07:15 · 2848 阅读 · 0 评论 -
Vivado时序约束(转载)
Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constrain...转载 2019-05-24 09:22:21 · 17954 阅读 · 1 评论 -
交换机各种接口(转载)
以太网接口:sgmii(千兆mii) xuai接口(万兆mii接口)sgmii是mac和phy之间的媒体接口(单工)serdes是通用可编程高速串行接口(双工)SGMII是串行的,不需要提供另外的时钟,MAC和PHY都需要CDR去恢复时钟。另外SGMII是有8B/10b编码的,速率是1.25Gbps其实,大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完...转载 2019-07-15 11:50:16 · 3848 阅读 · 0 评论 -
Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay Feature(转载)
Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay FeatureThe objective of this design example is to showcase the way to constraint the TSE_RGMII. This design example ...转载 2019-05-21 09:58:02 · 1418 阅读 · 0 评论 -
RGMII约束实例(转载)
## Copyright (C) 1991-2011 Altera Corporation## Your use of Altera Corporation's design tools, logic functions## and other software and tools, and its AMPP partner logic## functions, and any outpu...转载 2019-05-21 09:53:26 · 2912 阅读 · 0 评论 -
VGA接口时序约束(转载)
转自:http://www.cnblogs.com/lueguo/p/3374332.htmlVGA接口时序约束SF-VGA模块板载VGA显示器DA转换驱动芯片AVD7123,FPGA通过OUPLLN连接器驱动ADV7123芯片产生供给VGA显示器的色彩以及同步信号。SF-CY3核心模块与SF-VGA子模块连接的系统框图如图所示。FPGA产生ADV7123的同步信号以及3组供给ADV71...转载 2019-05-21 09:39:58 · 1021 阅读 · 0 评论 -
关于时序路径的专业说法
转载 2019-03-27 10:17:20 · 278 阅读 · 0 评论 -
LE内部结构
转载 2019-03-27 19:37:19 · 298 阅读 · 0 评论 -
fpga资源
转载 2019-03-27 20:15:08 · 212 阅读 · 0 评论 -
verilog运算符优先级别
!,~ 高优先级*,/,%+,-<< , >>< , < = , > , > == = , != , = = = , != =& , ~&^ , ^ ~| , ~ |&&||? : 低优先级...转载 2019-03-27 20:22:55 · 6059 阅读 · 0 评论 -
有趣的线性反馈移位寄存器(LFSR)
有趣的线性反馈移位寄存器(LFSR)最近一直在研究信道编码,发现在信道编码里面有一个电路比较重要也比较有趣,那就是线性反馈移位寄存器 LFSR ,相信大家对 LFSR 电路也不陌生了,在通信领域lfsr有着很广泛的应用,比如说M序列,扰码,信道编码,密码学这方面都有很广泛的应用,LFRS的结构一般如下图:其中他需要一个生成多项式为:这个多项式是一个本原多项式,然后知道这个电...转载 2019-03-29 11:02:40 · 13305 阅读 · 1 评论