vhdl变量除法_VHDL浮点除法FPGA

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-- Company:

-- Engineer:

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-- Create Date:

09:17:23 01/23/2014

-- Design Name:

-- Module Name:

divider - Behavioral

-- Project Name:

-- Target Devices:

-- Tool versions:

-- Description:

--

-- Dependencies:

--

-- Revision:

-- Revision 0.01 - File Created

-- Additional Comments:

--

以

50

除以

30

得

1.66

为例，可直接编译运行

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library IEEE ;

use IEEE. STD_LOGIC_1164. ALL ;

use IEEE. STD_LOGIC_ARITH. ALL ;

use IEEE. STD_LOGIC_UNSIGNED. ALL ;

entity divider_test is

Port (clk ,reset :in std_logic ;

datain1 ,datain2 :STD_LOGIC_VECTOR (11 downto 0);

data_out1 ,data_out2 ,data_out3 ,data_out4 ,

data_out5 ,data_out6 : STD_LOGIC_VECTOR (3 downto 0)) ;

end divider_test ;

architecture Behavioral of divider_test is

type state is ( start ,jian , thousand , hundred , ten , gewei ,shifen ,baifen) ;

signal current : state ;

begin

process (clk)

variable cnt_jian ,data1,data2:integer range 0 to 10000 ;

variable data_th ,data_hu ,data_ten ,data_ge , data_shifen , data_baifen :integer range 0 to 9 ;

begin

if reset ='0' then current <= start;

cnt_jian := 0 ;

data_th := 0 ;

data_hu := 0 ;

data_ten := 0 ;