verilog异步复位jk触发器_以不变应万变的异步FIFO面试宝典（二）

最新推荐文章于 2024-05-24 18:38:16 发布
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本文深入探讨异步FIFO在读写速度不同情况下的工作原理，重点分析满空状态判断及复位场景。介绍了采用格雷码和两级D触发器同步指针以消除亚稳态，以及异步FIFO的Verilog实现和验证要点，包括验证场景设计、复位测试和关键断言检查。
摘要由CSDN通过智能技术生成
异步FIFO面试宝典(二) f3eb4599cb273ff06256cb92cd195f70.png

上一期为童鞋们带来了FIFO工作的基本原理，本期将继续与各位童鞋探讨FIFO类面试相关问题。首先让我们回顾一下上一期的课后思考题：

如果读时钟域速度较快、写时钟域速度较慢(或者写、读时钟域速度相差较大)会出现什么情况？

‍ ‍   背景知识补充：假设存在两个时钟域CLKA和CLKB，信号从CLKA时钟域传输到CLKB时钟域，CLKA时钟周期为CLKB时钟周期两倍，且此处电路为同步电路(即所有触发器的状态的变化都与所加的时钟脉冲信号同步)如下图所示。

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‍‍

‍ ‍

此时不难发现CLKA时钟域的逻辑变化时间点1、2、3，在CLKB时钟域总有时钟上升沿能采样CLKA时钟域的1、2、3节点的变化。

如果CLKA时钟域与CLKB时钟域时钟周期相反，即CLKB时钟周期为CLKA时钟周期的两倍，如下图所示。

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