数字芯片设计面试问题——异步FIFO的本质和外延

前言：异步FIFO之所以成为数字芯片设计工程师或者FPGA设计工程师的面试必考问题，在于其设计思想包含了较丰富的跨时钟同步的概念，其中有单比特跨时钟打两拍思想、多比特数据跨时钟和格雷码转换等思想。本文章不仅分析异步FIFO的根本设计原理，同时会根据字节跳动面试的一道问题进行展开，来探讨异步FIFO的本质和外延。

问题

对于1个异步FIFO，如果写时钟频率是读时钟频率的100倍，是否会出现风险？

分析

1. 可能会产生虚空和虚满，比如写地址同步到读时钟频率，判断此时读空与否，可能会判断已经读空，但是由于写时钟频率快，此时又写了很多，所以非空，但是只要深度大于200，因为在读时钟域打了2拍，这个就不会对数据安全性产生影响。
2. 格雷码转换是相邻写地址，尽管读时钟2次采样时看到的不是相邻地址，但这个不影响写时钟频率下的格雷码，不会增大亚稳态发生的概率。
3. 设计存在的问题可能是，对于FPGA来说，同时产生相差100倍的时钟频率比较困难，一般PLL锁相环输出时钟频率最大最小差值不到一百倍，这样可能最小的频率需要自己进行分频处理，时钟扇出质量不好，有timing问题。
4. 具体内容可以参考这个链接：http://bbs.eetop.cn/thread-613258-2-1.html
5. 下面是我之前错误的分析。

既然这样问了，那肯定是有风险的。但是风险在哪里呢？FIFO的IP核在用户手册上也没看到对于使用频率的限制呀，下面我将对此问题进行详细