vivado中如何读取十进制小数_[走近FPGA]之工具篇（上）-Vivado

工具简介

在本专栏之前发布的一篇知乎文章中，已经对SoC设计实验需要用到的相关软件工具进行了简单的介绍，文章链接如下：人生状态机：如何高效利用Arm DesignStart计划开放的处理器核-工具篇​zhuanlan.zhihu.com

由于SoC设计实验中既包含硬件的实现(Arm Cortex M系列处理器软核、总线互联模块、各种外设)，也包含软件的实现(运行在处理器上的程序)，因此在开发过程中需要用到多个软件工具。一图胜千言，为了更好地理清楚这些软件工具之间的关系，我当时和我的导师 @其实我是老莫 一起画了这样一张流程图。实现流程

从图中可以看出，Vivado负责将硬件描述语言(Verilog/VHDL)所描述的SoC编译、综合、实现，将FPGA内部本身无序的各种逻辑资源(如查找表、触发器、RAM等)配置成为有序的电路，实现SoC功能。而Keil负责将编写的软件编程语言(C/Assembler)编译成为机器码十六进制文件。将机器码作为RAM的初始化内容，即可进行仿真，在Modelsim软件中观察SoC工作时各个信号的波形。若将机器码通过工具下载到由FPGA实现的SoC中，那么就可以让SoC执行编写的程序，通过开发板观察程序的运行结果。

在后续的SoC设计实验中，我们将会完整地介绍图中描述的开发流程。然而，由于走近FPGA系列主要向大家分享的是逻辑设计及其在FPGA上的实现，因此在本系列的工具介绍部分，将对图中“硬件实现”部分的两个工具(Vivado和Modelsim)分别进行介绍。Vivado主要将RTL代码综合实现生成比特流，最终可以下载到FPGA板上观察现象，Modelsim主要用于仿真调试。本篇文章将主要介绍Vivado的安装及简单使用操作。

安装流程

安装流程以vivado 2018.2为例(其他版本安装过程是类似的)。

1.打开下载好的安装包，找到xsetup，双击启动安装过程。开始安装过程

2.Welcome界面直接点击Next跳过。直接跳过

3.相关条款选择“I Agree”，之后点击Next继续。经典 I Agree

4.选择安装版本时，选择Viva