100进制计算机,模100进制计数器.doc

模100进制计数器

计算机与信息技术学院综合性(设计性)实验报告

专业: 通信工程 年级/班级:08级通信1班 2010—2011学年第一学期

课程名称电子线路辅助设计指导教师xxx本组成员

学号姓名xxx实验地点计科楼111实验时间2010.11.6

2:30-6:20项目名称模100进制计数器实验类型综合性

实验目的

掌握原理图的绘制与仿真

熟悉74LS161的工作原理

设计一个模100进制计数器

实验仪器或设备’LD’EPET工作状态X0XXX置零上升延10XX预置数X1101保持X11X0保持上升沿1111计数74161是一个16进制加法计数器,所以要用74161设计一个模一百的计数器应用两个74161,并且每一个都将D0、D1、D2、D3分别置为0、1、1、0 (2)七段数码管的原理

七段数码管显示器由七段可发光的线段拼合而成,每一个线段都是发光二极管。其外形图如右图所示

数码管可以用TTL或CMOS集成电路直接驱动。为此,就需要使用显示译码器将BCD代码译成数码管所需要的驱动信号,以便使数码管用十进制数字显示出BCD代码所示的值。规定1表示数码管中线段的点亮状态,用0表示熄灭状态。 (3)7477工作原理 7477即74HC77是4位双稳态锁存器,其功能是将数转化为段选码

设计方案

如下图2所示,该部分的功能是将脉冲信号转化为数字信号

如下图3所示,该部分的功能是将数字信号的16进制转化为10进制

如下图4所示,该部分电路图的功能是将图3部分所输出的数字信号转化为数码管显示从0—9的各个数字的BCD代码的值,即将数字转化为段选码

图4

3.设计流程

(1)根据实验要求画出原理图

(2)对布局进行调整

实验步骤(包括主要步骤、代码分析等)

打开Proteus软件,新建一个ISIS类文件

在该软件下新建一个项目,命名为“模100进制计数器.DSN”

在元器件库中找取该实验所需要的元器件

合理的摆放元器件

根据所绘制的原理图将各元器件用线连接起来

对原理图进行适当的调整,使之美观

进行调试,对不合理的

模100进制计数器的原理图如下:

结果分析与总结

通过本次实验,我掌握了基本的原理图的设计步骤,并了解了仿真的基本原理和仿真设计方法,同时也掌握了74161、7477和七段数码管显示的工作原理,但是在设计过程中也遇到了一些问题,最后在同学的帮助下才得以解决。通过不断的努力去解决这些问题在解决设计问题的同时自己也收获

图1七段数码管外形图

图2

图3

在Quartus Prime软件中使用原理图设计实现7416110计数器,首先你需要了解74161是一个八位二进制同步计数器,通常用于循环计数或者作为通用脉冲发生器。 步骤如下: 1. **设置项目**: - 打开Quartus Prime,创建一个新的VHDL或Verilog设计项目。 - 在设计文件中添加新块,命名为例如`mod10_counter.vhd`或`mod10_counter.v`。 2. **设计原理图**: - 使用74161 IP核,将其拖放到原理图编辑器中。 - 连接适当的输入端口,如启动信号(ST)、复位信号(RS),以及8位数据输入端(Dn)。 - 设置74161的工作式,通常是同步上升沿触发,即当有正向时钟脉冲(Clock)的上升沿到来并且RS为低时,计数器会递增。 3. **编写VHDL/Verilog代码**: - 编写初始化部分,配置计数器的初始状态。 - 实现计数逻辑,通过条件门电路控制输出,当计数达到9时,输出变为1,然后开始从0继续计数。 ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity mod10_counter is Port ( clock : in STD_LOGIC; rst : in STD_LOGIC; d_in : in STD_LOGIC_VECTOR(7 downto 0); out : out STD_LOGIC_VECTOR(7 downto 0)); end mod10_counter; architecture Behavioral of mod10_counter is begin process(clock, rst) variable count : integer range 0 to 9; begin if rising_edge(clock) and rst = '0' then count <= count + 1; if count = 10 then count := 0; -- 当count等于10时,重置计数器 end if; out <= std_logic_vector(to_unsigned(count, 8)); -- 将计数值转换为8位输出 end if; end process; end Behavioral; ``` 4. **编译和验证**: - 确保所有连接正确无误后,点击工具栏的"Build"按钮,选择"Synthesize"编译块。 - 如果没有错误,生成的网表文件可以用于下载到硬件,如FPGA或数字信号处理器(DSP)。 5. **仿真**: - 在工具中选择"Simulate"选项,运行波形仿真,检查计数器的行为是否符合预期。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值