verilog--记verilog程序设计的一点心得

虽然自己写verilog也不是第一次了，之前也上过几次板了，但是最近才理解一些东西。所以把以前的一些困惑记录下来，如果能够给之后的人带来一点不同，那就最好了。

 

在数字系统设计的时候，我们往往需要写同步时序逻辑，去控制系统的各种信号。

但是我们经常会遇到同步异步同时出现的情况。最简单的如寄存器，虽然通过clk进行同步修改，但是又需要rst进行异步清零。

以前我傻乎乎的写成posedge clk or rst这样，其实都不好。

最近重构代码的时候，发现一般的寄存器都是写成 posedge clk begin if(rst) ...这样。把rst信号的判断放入clk内。

虽然我不知道这样的写法是否绝对正确，但是这样的写法的确能够避免许多问题。

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