Verilog HDL 之 8-3 BCD七段显示译码器
一、原理
7段数码管是利用不同发光段组合的方式来显示不同的数码,为了试数码管能将数码所代表的数显示出来,必须将数码经译码器译出,然后经驱动器点亮对用的段。结构图如下图1.1。 比如要显示数值5,须将a, f, g, c, d各段点亮。
表1.2 3-8译码器真值表
二、实现
在设计文件中输入Verilog代码
1 `timescale 1 ns / 1 ps
2
3 module bcd7seg ( Y ,A );
4
5 input [3:0] A ;
6 wire [3:0] A ;
7
8 output [6:0] Y ;
9 wire [