【Verilog七段译码器】

已于 2023-03-31 00:21:17 修改
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分类专栏： Verilog系列 文章标签： fpga开发
于 2023-03-31 00:15:07 首次发布
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前言

本人只是初学，代码经过实验验证，仅供参考
我自己查找模仿编写运行的代码，如有侵权，联系删除。

说明

这是译码器，其作用是将四位 BCD 码转换成七段数码管的段码，显示 1、
2、3…数字。

代码段

module yima_125 (A,B,LED7S);
	input[3:0] A;	
	output B;	
	output[6:0] LED7S;
	reg[6:0] LED7S;
	assign B=1'b0;	
	always @(A)
	case(A)
		4'b0000 : LED7S <= 7'b1000000;	//控制LED小灯的七个管
 		4'b0001 : LED7S <= 7'b1111001; 	//我的顺序是gfedcba
 		4'b0010 : LED7S <= 7'b0100100; 	//顺序是因为我设置的【6：0】
		4'b0011 : LED7S <= 7'b0110000; 
 		4'b0100 : LED7S <= 7'b0011001; 
 		4'b0101 : LED7S <= 7'b0010010; 
 		4'b0110 : LED7S <= 7'b0000010; 
		4'b0111 : LED7S <= 7'b1111000; 
		4'b1000 : LED7S <= 7'b0000000; 
 		4'b1001 : LED7S <= 7'b0010000; 	//可以继续加数字，这是0-9
	endcase
endmodule

总结

简单的译码器，书上的例题，只是我多设置了一个输出B

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