[verilog]一个非常耿直的BCD to 7-segement-display

真值表（W-Z是输入，A-DP是输出，其中DP是小数点）：

在vivado中的代码（没第一行）：

module 7segement(input a,b,c,d, output A,B,C,D,E,F,G,DP,i);
assign A=(c&~d)|(b&c)|(~a&c)|(a&~d)|(~b&~d)|(~a&b&d)|(a&~b&~c);
assign B=(~a&~b)|(~b&~d)|(~a&~c&~d)|(~a&c&d)|(a&~c&d);
assign C=(~a&b)|(a&~b)|(~c&d)|(~b&~c)|(~b&d);
assign D=(~b&~c&~d)|(~b&c&d)|(~a&~b&c)|(a&~c&~d)|(b&~c&d)|(b&c&~d);
assign E=(c&~d)|(a&b)|(~b&~d)|(a&c);
assign F=(~c&~d)|(a&~b)|(a&c)|(b&~d)|(~a&b&~c);
assign G=(c&~d)|(a&~b)|(a&d)|(~b&c)|(~a&b&~c);
assign DP=1;
assign i=1;
endmodule

需要加个i是为了连接。